1、提高微處理器的整體性能是廣大計算機研究者們不斷追求的目標。目前半導體工藝水平的飛速發(fā)展，為芯片的有效設計提供了極為廣闊的空間。如何有效利用這些不斷增長的片上資源，開發(fā)出更快、更高效、應用面更廣的微處理器，是當前計算機體系結(jié)構(gòu)進一步發(fā)展面臨的極為重要的課題之一。
　　 本文以提高處理器的效率為目標，針對其中的關鍵技術(shù)進行了深入的研究，主要取得了以下幾個方面的研究成果：
　　 為解決處理器時鐘頻率難以提高、超標量流水線所面臨

2、的流水線停頓問題，文中提出一種LBC異構(gòu)多核處理器的結(jié)構(gòu)設計方案。該結(jié)構(gòu)中設計了Loop檢測器、特殊指令隊列Backup Ins Queue、C-Core控制器，以及用于E-Core間的快速數(shù)據(jù)共享通道C-Bus總線，這種LBC異構(gòu)多核處理器不僅對程序中大量存在的loop程序進行了優(yōu)化處理，而且避免了流水線因分支預測失誤而flush，提高了整個處理器執(zhí)行效率；
　　 針對MSI協(xié)議和MESI協(xié)議進行了深入分析研究，指出其在存取時

3、間、訪問延遲及總線負擔三個方面存在的缺陷，提出了在原有CMP體系結(jié)構(gòu)中增加SC-Cache的方案，用于存儲含有多個處理器共享副本的塊信息。針對增加的SC-Cache與其它Cache及主存之間的協(xié)作管理，設計了一種CSC監(jiān)聽協(xié)議。仿真測試數(shù)據(jù)表明，該設計優(yōu)化了Cache一致性方面的實現(xiàn)開銷，整個存儲器性能得到一定的提升；
　　 對分支特征庫進行數(shù)據(jù)統(tǒng)計分析，發(fā)現(xiàn)分支程序中有很大部分屬于loop類型程序（即循環(huán)程序），而在目前的處理

4、器微體系結(jié)構(gòu)設計中對loop型程序并沒有進行很好地優(yōu)化處理。本文針對這一不足提出了一種loop檢測器的結(jié)構(gòu)設計方案，從而避免了處理器對loop型程序的重復譯碼；
　　 對超標量流水線中GAs兩級動態(tài)分支預測器的預測精度進行數(shù)據(jù)統(tǒng)計，發(fā)現(xiàn)指令分支預測存在約6％-16％的預測失誤，而每次預測失誤后，恢復流水線一般需要三個時鐘周期。針對這一問題，本文提出一種B-Cache分支預測失誤恢復器的結(jié)構(gòu)設計，使指令預測失誤后的恢復時間由三個時