1、<p><b>　　【摘要】</b></p><p>　　隨著微電子技術和計算機技術的不斷發(fā)展，信號完整性分析的應用已經(jīng)成為解決高速系統(tǒng)設計的唯一有效途徑。借助功能強大的Cadence公司SpecctraQuest仿真軟件，利用IBIS模型，對高速信號線進行布局布線前信號完整性仿真分析是一種簡單可行行的分析方法，可以發(fā)現(xiàn)信號完整性問題，根據(jù)仿真結果在信號完整性相關問題上做出優(yōu)化的設

2、計，從而縮短設計周期。</p><p>　　本文概要地介紹了信號完整性(SI)的相關問題，基于信號完整性分析的PCB設計方法，傳輸線基本理論，詳盡的闡述了影響信號完整性的兩大重要因素—反射和串擾的相關理論并提出了減小反射和串擾得有效辦法。討論了基于SpecctraQucst的仿真模型的建立并對仿真結果進行了分析。研究結果表明在高速電路設計中采用基于信號完整性的仿真設計是可行的, 也是必要的。</p>

3、<p><b>　　【關鍵字】</b></p><p>　　高速PCB、信號完整性、傳輸線、反射、串擾、仿真</p><p><b>　　Abstract</b></p><p>　　With the development of micro-electronics technology and compute

4、r technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to mak

5、e use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on interrelated proble<

6、/p><p>　　In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and cros

7、stalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is disc

8、ussed and the result of simulation is analysed. The researchful fruit indicates</p><p><b>　　Key Words</b></p><p>　　High-speed PCB、Signal integrity、Transmission lines、reflect、crosstal

9、k、simulation </p><p><b>　　目錄</b></p><p>　　第一章 緒論………………………………………………………………………5</p><p>　　第二章 Candence Allegro PCB簡介……………………………………………..6</p><p>　　2.1 高速PCB的設

10、計方法……………………………………………………..6</p><p>　　2.2 SpecctraQuest Interconnect Designer在高速信號印刷板設計中的應用.7</p><p>　　2.3 PCB板的SI仿真分析……………………………………………………8</p><p>　　第三章 信號完整性分析概論………………………………………………

11、……12</p><p>　　3.1 信號完整性（Signal Integrity）概念……………………………………12</p><p>　　3.2 信號完整性的引發(fā)因素………………………………………………….12</p><p>　　3.3 信號完整性的解決方案………………………………………………….14</p><p>　　第四章

12、傳輸線原理………………………………………………………………..15</p><p>　　4.1 傳輸線模型……………………………………………………………….15</p><p>　　4.2 傳輸線的特性阻抗……………………………………………………….16</p><p>　　第五章 反射的理論分析和仿真………………………………………………..19</p

13、><p>　　5.1 反射形成機理…………………………………………………………….19</p><p>　　5.2 反射引起的振鈴效應…………………………………………………….20</p><p>　　5.3 端接電阻匹配方式……………………………………………………….23</p><p>　　5.4 多負載的端接………………………………

14、…………………………….28</p><p>　　5.5 反射的影響因素………………………………………………………….29</p><p>　　第六章 串擾的理論分析和仿真…………………………………………………34</p><p>　　6.1 容性耦合電流…………………………………………………………….34</p><p>　　6.2

15、 感性耦合電流…………………………………………………………….35</p><p>　　6.3 近端串擾………………………………………………………………….36</p><p>　　6.4 遠端串擾………………………………………………………………….38</p><p>　　6.5 串擾的影響因素………………………………………………………….41</p&

16、gt;<p>　　第七章 結束語……………………………………………………………………46</p><p>　　參考文獻……………………………………………………………………………47</p><p>　　致謝…………………………………………………………………………………47</p><p>　　附錄：A/D、D/A 采樣測試板原理圖和PCB板圖…………

17、…………………...61</p><p><b>　　第一章 緒論</b></p><p>　　隨著信息寬帶化和高速化的發(fā)展，以前的低速PCB已完全不能滿足日益增長信息化發(fā)展的需要，人們對通信需求的不斷提高，要求信號的傳輸和處理的速度越來越快，相應的高速PCB的應用也越來越廣，設計也越來越復雜。高速電路有兩個方面的含義，一是頻率高，通常認為數(shù)字電路的頻率達到或是超過4

18、5MHZ至50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個系統(tǒng)的三分之一，就稱為高速電路；二是從信號的上升與下降時間考慮，當信號的上升時小于6倍信號傳輸延時時即認為信號是高速信號，此時考慮的與信號的具體頻率無關．高速PCB的出現(xiàn)將對硬件人員提出更高的要求，僅僅依靠自己的經(jīng)驗去布線，會顧此失彼，造成研發(fā)周期過長，浪費財力物力，生產出來的產品不穩(wěn)定。</p><p>　　高速電路設計在現(xiàn)代電路設計中所占的比例越

19、來越大，設計難度也越來越高，它的解決不僅需要高速器件，更需要設計者的智慧和仔細的工作，必須認真研究分析具體情況，解決存在的高速電路問題．一般說來主要包括三方面的設計：信號完整性設計、電磁兼容設計、電源完整性設計．</p><p>　　在電子系統(tǒng)與電路全面進入1GHz以上的高速高頻設計領域的今天，在實現(xiàn)VLSI芯片、PCB和系統(tǒng)設計功能的前提下具有性能屬性的信號完整性問題已經(jīng)成為電子設計的一個瓶頸。從廣義上講，信號

20、完整性指的是在高速產品中有互連線引起的所有問題，它主要研究互連線與數(shù)字信號的電壓電流波形相互作用時其電氣特性參數(shù)如何影響產品的性能。</p><p>　　傳統(tǒng)的設計方法在制作的過程中沒有仿真軟件來考慮信號完整性問題，產品首次成功是很難的，降低了生產效率。只有在設計過程中融入信號完整性分析，才能做到產品在上市時間和性能方面占優(yōu)勢。對于高速PCB設計者來說，熟悉信號完整性問題機理理論知識、熟練掌握信號完整性分析方法、

21、靈活設計信號完整性問題的解決方案是很重要的，因為只有這樣才能成為21世紀信息高速化的成功硬件工程師。</p><p>　　信號完整性的研究還是一個不成熟的領域，很多問題只能做定性分析，為此，在設計過程中首先要盡量應用已經(jīng)成熟的工程經(jīng)驗；其次是要對產品的性能做出預測和評估以及仿真。在設計過程中可以不斷積累分析能力，不斷創(chuàng)新解決信號完整性的方法，利用仿真工具可以得到檢驗。</p><p>　　

22、第二章：Candence Allegro PCB簡介</p><p>　　2.1 高速PCB的設計方法</p><p>　　2.1.1 傳統(tǒng)的PCB設計方法</p><p>　　如圖2.1是傳統(tǒng)的設計方法，在最后測試之前，沒有做任何的處理，基本都是依靠設計者的經(jīng)驗來完成的。在對樣機測試檢驗時才可以查找到問題，確定問題原因。為了解決問題，很可能又要從頭開始設計一遍。無

23、論是從開發(fā)周期還是開發(fā)成本上看，這種主要依賴設計者經(jīng)驗的方法不能滿足現(xiàn)代產品開發(fā)的要求，更不能適應現(xiàn)代高速電路高復雜性的設計。所以必須借助先進的設計工具來定性、定量的分析，控制設計流程。</p><p>　　圖2.1 圖2.2</p><p>　　2.1.2 Cadence的PCB設計方法</p><p

24、>　　現(xiàn)在越來越多的高速設計是采用一種有利于加快開發(fā)周期的更有效的方法。先是建立一套滿足設計性能指標的物理設計規(guī)擇，通過這些規(guī)則來限制PCB布局布線。在器件安裝之前，先進行仿真設計。在這種虛擬測試中，設計者可以對比設計指標來評估性能。而這些關鍵的前提因素是要建立一套針對性能指標的物理設計規(guī)則，而規(guī)則的基礎又是建立在基于模型的仿真分析和準確預測電氣特性之上的，所以不同階段的仿真分析顯得非常重要。</p><p&g

25、t;　　Cadence公司針對PCB Design Studio發(fā)布一個功能非常實用的高速電路設計及信號完整性分析的工具選件——Allegro PCB，利用這個仿真軟件能夠根據(jù)疊層的排序，PCB的介電常數(shù)，介質的厚度，信號層所處的位置以及線寬等等來判斷某一PCB線條是否屬于微帶線、帶狀線、寬帶耦合帶狀線，并且根據(jù)不同的計算公式自動計算出信號線的阻抗以及信號線的反射、串擾、電磁干擾等等，從而可以對布線進行約束以保證PCB的信號完整性。&l

26、t;/p><p>　　在布線時利用Interconnect Designer工具設置各種約束條件，這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的PCB線寬，過孔數(shù)目，阻抗范圍，還有峰值串擾，過沖特性，信號延時，阻抗匹配等，用仿真的結果做出在PCB中對時序、信號完整性、電磁兼容、時間特性及其他相關問題上做出最優(yōu)化的設計。</p><p>　　Cadence軟件針對高速PCB的設計開發(fā)了

27、自己的設計流程，如圖2它的主要思想是用好的仿真分析設計來預防問題的發(fā)生，盡量在PCB制作前解決一切可能發(fā)生的問題。與左邊傳統(tǒng)的設計流程相比，最主要的差別是在流程中增加了控制節(jié)點，可以有效地控制設計流程。它將原理圖設計、PCB布局布線和高速仿真分析集成于一體，可以解決在設計中各個環(huán)節(jié)存在的與電氣性能相關的問題。通過對時序、信噪、串擾、電源結構和電磁兼容等多方面的因素進行分析，可以在布局布線之前對系統(tǒng)的信號完整性、電源完整性、電磁干擾等問題

28、作最優(yōu)的設計。</p><p>　　2.2 SpecctraQuest Interconnect Designer在高速PCB設計中的應用</p><p>　　2.2.1 高速系統(tǒng)設計的若干問題</p><p>　　“高速”設計并不是只適用于以較高時鐘速率運行的設計，隨著驅動器的上升和下降時間縮短，信號完整性和EMC問題就會加大。如果所用片子的信號和時鐘邊沿速率為

29、1至2ns或更快，即使運行在幾兆赫的板子也要精心考慮。信號傳遞速度快的板子在設計時就要采用虛擬樣板，先對系統(tǒng)功能進行透徹的仿真，然后決定電路圖的布局布線。所謂虛擬樣板是供設計者先行模擬仿真的系統(tǒng)模型。對模擬樣板進行仿真，是為了分析信號的完整性和EMC性能，這意味著樣板里必須有足夠精確的器件模型。片子模型通常有兩類：一類是功能級；另一類是電路/器件級，后者一般用的是Spice語言或類似Spice的語言。功能級模型用于對系統(tǒng)級整體設計的評估

30、，而電路/器件模型則用于對設計內部各個零部件進行精確分析，找出難以鑒定的隱患。對這兩類模型都要進行仿真，并檢查器件互連及板子通路。</p><p>　　2.2.2 SpecctraQuest interconnect Designer的性能簡介</p><p>　　SpecctraQuest interconnect Designer是Cadence公司為了滿足高速系統(tǒng)和板級設計需要而開發(fā)

31、的工程設計環(huán)境。它將功能設計和物理實際設計有機的結合在一起。設計工程師能在直觀的環(huán)境中探索并解決與系統(tǒng)功能息息相關的高速設計問題。在進行實際的布局和布線之前，SpecctraQuest Interconnect Designer使設計工程師在時間特性，信號完整性，EMI，散熱及其他相關問題上作出最優(yōu)化的設計。這種統(tǒng)一的考慮不僅在單塊板的系統(tǒng)中得到完美體現(xiàn)，更能在多塊板構成的系統(tǒng)中，包括ASIC芯片，電路板，連接電纜，插接件等之間的連接進

32、行分析。SpecctraQuest可以接受許多第三方廠商的網(wǎng)絡表信息，時間特性數(shù)據(jù)（例如IBIS模型），提供了強大且易用的高速設計必須考慮的參數(shù)設置環(huán)境。元件的IBIS仿真模型由元件的制造商提供，也可以自定義元件的模型。IBIS (input/output buffer information) 輸入/輸出緩沖器信息規(guī)范,是一個元件的標準模型信息。IBIS模型是一種基于V/I曲線的對I/O 緩沖器快速準確建摸的方法,是反映芯片驅動<

33、;/p><p>　　IBIS模型是用于描述I/O 緩沖信息特性的模型,一個輸出輸入端口的行為描述可以分解為一系列的簡單的功能模塊,由這些簡單的功能模塊就可以建立起完整的IBIS模型,包括封裝所帶來的寄生參數(shù)、硅片本身的寄生電容、電源或地的嵌壓保護電路、門限和使能邏輯、上拉和下拉電路等。</p><p>　　在SpecctraQuest的參數(shù)設置環(huán)境中你可以針對不同設計要求規(guī)定不同的約束條件。這

34、些不同的約束條件可以通過參數(shù)分配表分配給電路板上不同的特定區(qū)域，或者分配給某一個信號組（group），甚至具體到某一個網(wǎng)絡。這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的PCB線寬，過孔數(shù)目，阻抗范圍，還有峰值串擾，過沖特性，信號延時，阻抗匹配等。SpecctraQuest內部包括SigNoise信號完整性分析工具，SigNoise能接受IBIS， Elecmodel和Quad模型，轉換成其獨特的設計模型化語言（DML）以完成

35、復雜I/O結構的建模。這種結構內有可編程驅動強度緩沖器，動態(tài)上拉/下拉I/O緩沖器和動態(tài)鉗位二極管。這種復雜的I/O結構模型是純IBIS模型難以作到的。DML語言以Spice語言為基礎，把IBIS模型嵌套在較大的宏模型中，在較大的Spice模型中有功能性IBIS模型，因此SigNoise能以快得多的速度進行仿真，而這種速度是純Spice模型所無法達到的。</p><p>　　SpecctraQuest對高速系統(tǒng)的

36、信號完整性分析和波形仿真，在高速系統(tǒng)設計中具有指導意義。設計者可以在電路板預布局的情況下，就可以對系統(tǒng)特性進行仿真，而且實踐證明，仿真結果不好的布局，在完成布線后的仿真結果也不好。在進行布局的調整，完成布線后，再進行仿真，對于效果不好的網(wǎng)絡分析原因，再加以針對性的改進，直至得到滿意的布線結果。SpecctraQuest仿真流程如下：</p><p><b>　　圖2.3 </b></p

37、><p>　　第三章 信號完整性分析概論</p><p>　　3.1 信號完整性（Signal Integrity）概念</p><p>　　信號完整性是指信號在信號線上的質量。信號具有良好的信號完整性是指當在需要的時候，具有所必需達到的電壓電平數(shù)值。差的信號完整性不是由某一因素導致的，而是由板級設計中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過快、

38、端接元件布設不合理、電路的互聯(lián)不合理等都會引起信號的完整性問題。具體主要包括串擾、反射、過沖與下沖、振蕩、信號延遲等。</p><p>　　3.2 信號完整性的引發(fā)因素</p><p>　　信號完整性問題由多種因素引起，歸結起來有反射、串擾、過沖和下沖、振鈴、信號延遲等，其中反射和串擾是引發(fā)信號完整性問題的兩大主要因素。</p><p>　　3.2.1 反射(ref

39、lection)</p><p>　　反射和我們所熟悉的光經(jīng)過不連續(xù)的介質時都會有部分能量反射回來一樣，就是信號在傳輸線上的回波現(xiàn)象。此時信號功率沒有全部傳輸?shù)截撦d處，有一部分被反射回來了。在高速的PCB中導線必須等效為傳輸線，按照傳輸線理論，如果源端與負載端具有相同的阻抗，反射就不會發(fā)生了。如果二者阻抗不匹配就會引起反射，負載會將一部分電壓反射回源端。根據(jù)負載阻抗和源阻抗的關系大小不同，反射電壓可能為正，也可能

40、為負。如果反射信號很強，疊加在原信號上，很可能改變邏輯狀態(tài)，導致接收數(shù)據(jù)錯誤。如果在時鐘信號上可能引起時鐘沿不單調，進而引起誤觸發(fā)。一般布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素均會導致此類反射。另外常有一個輸出多個接收，這時不同的布線策略產生的反射對每個接收端的影響也不相同，所以布線策略也是影響反射的一個不可忽視的因素。</p><p>　　3.2.2 串擾（crosstalk）&

41、lt;/p><p>　　串擾是相鄰兩條信號線之間的不必要的耦合，信號線之間的互感和互容引起線上的噪聲。因此也就把它分為感性串擾和容性串擾，分別引發(fā)耦合電流和耦合電壓。當信號的邊沿速率低于lns時，串擾問題就應該考慮了。如果信號線上有交變的信號電流通過時，會產生交變的磁場，處于磁場中的相鄰的信號線會感應出信號電壓。一般PCB板層的參數(shù)、信號線間距、驅動端和接收端的電氣特性及信號線的端接方式對串擾都有一定的影響。在Cad

42、ence的信號仿真工具中可以同時對6條耦合信號線進行串擾后仿真，可以設置的掃描參數(shù)有：PCB的介電常數(shù)，介質的厚度，沉銅厚度，信號線長度和寬度，信號線的間距．仿真時還必須指定一個受侵害的信號線，也就是考察另外的信號線對本條線路的干擾情況，激勵設置為常高或是常低，這樣就可以測到其他信號線對本條信號線的感應電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度。</p><p>　　3.2.3 過沖(oversho

43、ot)和下沖(undershoot)</p><p>　　過沖是由于電路切換速度過快以及上面提到的反射所引起的信號跳變，也就是信號第一個峰值超過了峰值或谷值的設定電壓。下沖是指下一個谷值或峰值。過分的過沖能夠引起保護二極管工作，導致過早地失效，嚴重的還會損壞器件。過分的下沖能夠引起假的時鐘或數(shù)據(jù)錯誤。它們可以通過增加適當端接予以減少或消除。</p><p>　　3.2.4 振鈴(ringi

44、ng)</p><p>　　振蕩的現(xiàn)象是反復出現(xiàn)過沖和下沖。信號的振鈴由傳輸線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產生的，通常發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。振鈴由反射等多種因素引起的，振鈴可以通過適當?shù)亩私踊蚴歉淖働CB參數(shù)予以減小，但是不可能完全消除。</p><p>　　在Cadence的信號仿真軟件中，將以上的信號完整性問題都放

45、在反射參數(shù)中去度量。在接收和驅動器件的IBIS模型庫中，我們只需要設置不同的傳輸線阻抗參數(shù)、電阻值、信號傳輸速率以及選擇微帶線還是帶狀線，就可以通過仿真工具直接計算出信號的波形以及相應的數(shù)據(jù)，這樣就可以找出匹配的傳輸線阻抗值、電阻值、信號傳輸速率，在對應的PCB軟件Allegro中，就可以根據(jù)相對應的傳輸線阻抗值和信號傳輸速率得到各層中相對應信號線的寬度(需提前設好疊層的順序和各參數(shù))。選擇電阻匹配的方式也有多種，包括源端端接和并行端接

46、等，根據(jù)不同的電路選擇不同的方式。在布線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優(yōu)缺點，可以根據(jù)不同的電路仿真結果來確定具體的選擇方式。</p><p>　　3.2.5 信號延遲(delay)</p><p>　　電路中只能按照規(guī)定的時序接收數(shù)據(jù)，過長的信號延遲可能導致時序和功能的混亂，在低速的系統(tǒng)中不會有問題，但是信號邊緣速率加快，時鐘速率提高，信號在器件之間的

47、傳輸時間以及同步時間就會縮短。驅動過載、走線過長都會引起延時。必須在越來越短的時間預算中要滿足所有門延時，包括建立時間，保持時間，線延遲和偏斜。 由于傳輸線上的等效電容和電感都會對信號的數(shù)字切換產生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號不能滿足接收端器件正確接收所需要的時間，從而導致接收錯誤。在Cadence的信號仿真軟件中，將信號的延遲也放在反射的子參數(shù)中度量，有Settledelay、Switchdelay、Propdelay。

48、其中前兩個與IBIS模型庫中的測試負載有關，這兩個參數(shù)可以通過驅動器件和接收器件的用戶手冊參數(shù)得到，可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計算得到的值，就可以得出我們真正需要的兩個器件之間的時延范圍Propdelay。在具體器件布放的時候，如</p><

49、p>　　3.3 信號完整性的解決方案</p><p>　　隨著各種PCB仿真軟件的出現(xiàn)，通過仿真指導布局來解決信號完整性問題成為行之有效的途徑。首先在電路設計方案中，設計者可有多種選擇，并能通過設計同步切換輸出數(shù)量，各單元的最大dI/dt和dV/dt等工作來控制信號的完整性，也可為高扇出功能塊，如時鐘驅動器選擇使用差分信號。在布線過程中，可以通過在SpecctraQues中設置約束條件來使布線符合規(guī)定條件，

50、以得到對于延遲的準確預測。對電路進行電路仿真 這在現(xiàn)代高速PCB板設計中顯得尤為重要，而且它具有的最大優(yōu)點是顯而易見，給設計師科學、準確和直觀的設計結果，便于及時更改與糾正，縮短了設計時間，降低了成本設計者應對相關因素作出估計，建立合理的模型。隨著時鐘頻率的增加，這將成為一項關鍵的確認和驗證步驟。在現(xiàn)</p><p>　　代高速PCB設計中， 保持信號完整性對設計者來說越來越富有挑戰(zhàn)性。</p>&

51、lt;p><b>　　號完整性要求。</b></p><p><b>　　第四章 傳輸線原理</b></p><p>　　簡單的說，傳輸線是由兩條有一定長度的導線組成。如信號在走線上的傳輸時間大于電平跳變上升/下降時間的一半，則該走線判定為傳輸線。</p><p><b>　　4.1 傳輸線模型</b

52、></p><p>　　平行傳輸線如下圖所示：</p><p><b>　　圖4.1</b></p><p>　　信號路徑和返回路徑所在的傳輸線不可能是理想的導體，因此它們都有有限的電阻，電阻的大小由傳輸線的長度和橫截面積決定。任何傳輸線都可以劃分為一系列串接線段。同樣的在傳輸線之間的介質也不可能是理想的絕緣體，漏電流總是存在的，可以用單

53、位長度傳輸線的漏電流來衡量。</p><p>　　如果AB導線間的電壓不隨時間而變化，在AB導線就會存在靜態(tài)電場。由靜電學原理可知，由靜電場產生的電壓為：</p><p>　　如果兩導線上帶有等量、極性相反的自由電荷，根據(jù)庫侖定律，導線間的靜電場為：</p><p>　　Q是自由電荷量，是介電常數(shù)，r是導線間距。傳輸線上的電荷以及其間的電壓構成了電容：</p&

54、gt;<p>　　由于電容量會隨傳輸線的長度線性增加，在分析中運用傳輸線的單位長度電容。</p><p>　　導線中的電流會在周圍產生磁場，由安培定律有：</p><p>　　由畢奧-沙伐爾定律有：</p><p>　　H是磁場強度，B是磁通密度，是磁導率。</p><p>　　如果導線間的磁通量隨時間變化，傳輸線上就會產生感應

55、電壓，由法拉第定律有：</p><p>　　綜上所述，傳輸線模型段由串聯(lián)電阻和電感、并聯(lián)電容組成，如下圖：</p><p><b>　　圖4.2</b></p><p>　　從電路分析的角度講，以上三種結構安排是等價的，實際的傳輸線模型由無數(shù)多個短線段組成，短線段的長度趨于零。由一系列短傳輸線段組成的傳輸線模型如下：</p>&l

56、t;p><b>　　圖4.3 </b></p><p>　　4.2 傳輸線的特性阻抗</p><p>　　考慮短線段上的電阻和電感，其阻抗為：</p><p>　　同樣的綜合電容和電導，其阻抗為：</p><p>　　在下圖中假設傳輸線的長度無限大，每一小段傳輸線的阻抗是相等的，即：</p><

57、p><b>　　圖4.4</b></p><p>　　對于均與傳輸線，當信號在上面?zhèn)鬏敃r，在任何一處所受到的瞬態(tài)阻抗是相同的，稱之為傳輸線的特性阻抗。所以上圖可以簡化為下圖：</p><p><b>　　圖4.5</b></p><p>　　由上面的討論可知傳輸線的輸入阻抗和特性阻抗必然相等，即：</p>

58、<p>　　由上圖的電路結構知：</p><p><b>　　求解上式得：</b></p><p>　　根據(jù)和的定義，可得：</p><p>　　因為很小，所以上式可以簡化為：</p><p>　　在低頻情況下，比如信號頻率小于1KHz時，特性阻抗為：</p><p>　　當信號頻率

59、很高，比如大于100MHz時，和遠大于R和G，所以上式進一步簡化為：</p><p>　　第五章 反射的理論分析和仿真</p><p>　　如果信號沿互連線傳播時所受的瞬態(tài)阻抗發(fā)生變化，則一部份信號將被反射，另一部份信號發(fā)生失真并繼續(xù)傳播下去。</p><p>　　5.1 反射形成機理</p><p>　　信號沿傳輸線傳播時，其路徑上的每一步

60、都有相應的瞬態(tài)阻抗，無論是什么原因使瞬態(tài)阻抗發(fā)生了變化，信號都將產生反射現(xiàn)象，瞬態(tài)阻抗變化越大，反射越大。 </p><p><b>　　圖5.1</b></p><p>　　信號到達瞬態(tài)阻抗不同的兩個區(qū)域的交界面時，在導體中只存在一個電壓和一個電流回路，邊界處不可能出現(xiàn)電壓不連續(xù)，否則此處有一個無限大的電場；也不可能出現(xiàn)電流不連續(xù)，否則此處有一個無限大的磁場，所以交

61、界面的電壓和電流一定連續(xù)，則有：</p><p><b>　　，</b></p><p><b>　　而由歐姆定律知：</b></p><p><b>　　，</b></p><p>　　當交界面兩側的阻抗不同時，以上四個關系不可能同時成立，這就說明在交界面上必然有反射回發(fā)射端

62、的電壓，以平衡交界面兩端不匹配的電壓和電流。</p><p>　　入射信號電壓向著分界面?zhèn)鞑?，而傳輸信號電壓遠離分界面而傳播，入射電壓穿越分界面時，產生反射電壓，則有：</p><p>　　相應的當入射電流穿越分界面時，反射電流和傳輸電流的關系為：</p><p>　　按照歐姆定律，每個區(qū)域中的電壓與電流的關系為：</p><p><b

63、>　　，， </b></p><p><b>　　通過換算可以得到：</b></p><p><b>　　，</b></p><p>　　由此可以看出，縮小和的差值，有利于減小反射電壓，在實際運用中，通過給傳輸線端接匹配阻抗來實現(xiàn)。</p><p>　　在典型的數(shù)字系統(tǒng)中，驅動器

64、的輸出阻抗通常小于PCB互聯(lián)信號線的特征阻抗，而PCB互聯(lián)信號線的特征阻抗也總是小于接收器的輸入阻抗。這種阻抗的不連續(xù)性就會導致設計系統(tǒng)中信號反射的出現(xiàn)。</p><p>　　5.2反射引起的振鈴效應</p><p>　　5.2.1 由電路諧振產生的振鈴效應</p><p>　　在研究由反射引起的振鈴效應前，先討論由電路諧振引起的振鈴效應。在時鐘速度高達10MHz的

65、數(shù)字系統(tǒng)中，振鈴（Ringing）現(xiàn)象是設計中的顯著問題。傳導系統(tǒng)對輸入信號的響應，在很大程度上取決于系統(tǒng)的尺寸是否小于信號中最快的電氣特性的有效長度，反之亦然。電氣特性的有效長度由它的持續(xù)時間和傳播延遲決定，即l=Tr/D（Tr =上升時間，ps；D=延遲，ps/in）。如果走線長度小于有效長度的1/6，該電路表現(xiàn)為集總系統(tǒng)，如果系統(tǒng)對輸入脈沖的響應是沿走線分布的，稱之為分布系統(tǒng)。</p><p><b&

66、gt;　　圖5.2</b></p><p>　　對于不同長度的印制板布線，有不同的處理方法。一般來說，長度小于2英寸的走線的電氣特性更像集總參數(shù)的LC電路；長度大于8英寸的走線的電氣特性更像分布參量的傳輸線電路。為了消除以振鈴噪聲，對于不同長度的走線有不同的處理措施，這些措施和印制版走線的等效電路模型有關。</p><p>　　印制版的走線類似于諧振電路，由板上的銅鉑提供電感，

67、負載提供電容，同時銅鉑依其長度有分布電感存在。下圖即為其簡化模型：</p><p><b>　　圖5.3</b></p><p>　　在此模型中C為Source驅動 源的負載管腳的分布電容，該電路模型為一LC諧振電路，如果其電感量為L，電容為C，則其諧振頻率為：</p><p>　　振鈴噪聲大致正比于諧振周期和時鐘沿上升/下降時間的比

68、值。當走線很短時，電感量和分布電容量都很小，這樣諧振頻率很高，諧振周期很短，振鈴的幅度亦很小。當走線長度增加時，電感量和分布電容量都加大，諧振周期變長，振鈴幅度也加大，此時對電路的正常工作會產生較大的影響。如下圖所示：</p><p><b>　　圖5.4</b></p><p>　　減小振鈴噪聲的一種有效手段是在電路中串聯(lián)一個小電阻，此時電路模型變?yōu)橄聢D： <

69、/p><p><b>　　圖5.5</b></p><p>　　顯然，該電阻為諧振電路提供了阻尼，該阻尼電阻能顯著減小振鈴幅度，縮短振鈴震蕩時間，同時幾乎不影響電路速度。在工程使用上，該電阻通常為25歐姆。</p><p>　　理論上，電平從高到低跳變和從低到高跳變都會引起振鈴，但是在典型的TTL電路中，從高到低的電平跳變引起的振鈴現(xiàn)象更為顯著。這

70、是因為相對于從低到高的電平跳變，CMOS和TTL的輸出級在從高到低的跳變時有更強的驅動能力，同時其等效的輸出阻抗更小，一般只有3-10歐姆，這樣就不能為諧振回路提供強的阻尼，所以從高到低的跳變 引起的振鈴較劇烈，對電路的影響也較大。同時TTL電平對高低門限有不同耐受程度：典型的邏輯信號在高電平時有3.5V，而在低電平時為0.2V，而高低電平門限為1.4V，所以在從低到高的跳變產生的振鈴必須有（3.5-1.4=2.1V）的幅度才會產生數(shù)據(jù)

71、錯誤；而從高到低的振鈴幅度只要有（1.4-0.2=1.2V）就會產生數(shù)據(jù)錯誤。</p><p>　　對長度小于2英寸，線寬10mil的走線進行仿真，發(fā)射端為74LCX16374芯片NO.23引腳，接收端為Virtex_ⅡNO.D2引腳，激勵為100MHZ的方波，如下圖所示：</p><p><b>　　圖5.6</b></p><p>　　在不

72、加阻尼電阻、加入阻尼電阻R=25ohm、R=50ohm、R=100ohm的情況下得到的仿真結果如下表：</p><p><b>　　表5.1</b></p><p><b>　　仿真波形對比如下：</b></p><p><b>　　圖5.7</b></p><p>　　從上圖

73、可看出，在接收端波無阻尼電阻時波形有明顯的振鈴效應存在，為了減小振鈴效應，在發(fā)射端與接收端之間加入阻尼電阻后，振鈴效應有明顯的改善，隨著R的增大，振鈴的幅度和次數(shù)逐漸減少，對于波形的改善有一定效果。</p><p>　　5.2.2 反射引起的振鈴效應</p><p>　　驅動源總存在內阻，內阻對進入傳輸線的初始電壓有重要影響。當反射波最終到達源端時，將此內阻作為瞬態(tài)阻抗，它的值決定了反射波

74、再次反射回遠端的情況。</p><p>　　進入傳輸線的實際電壓是由源電壓及內阻和傳輸線組成的分壓器共同決定的，設源電壓為，內阻為，傳輸線的特性阻抗為，則進入傳輸線的實際電壓為：</p><p>　　由此可見減小電源的內阻有利于提高電源的利用率，在實際運用中，驅動源內阻都遠小于傳輸線特性阻抗，而負載的輸入阻抗一般都大于傳輸線的特性阻抗，這樣就會導致在源端出現(xiàn)負反射，在負載端出現(xiàn)正反射，反射

75、波在源端和負載端來回反射就會引起振鈴現(xiàn)象，與電路諧振所產生的振鈴效應相比，其本質上是有區(qū)別的。</p><p>　　當走線很長時，由反射引起的振鈴是很嚴重的，對走線長度為10in的傳輸線進行仿真，得到如下波形：</p><p><b>　　圖5.8</b></p><p>　　由圖可以看出，由于阻抗不匹配，在阻抗突變界面上產生多次反射，源端波形

76、和接收端波形均遭受到了不同程度的畸變。</p><p>　　5.3 端接電阻匹配方式</p><p>　　匹配阻抗的端接有多種方式，包括并聯(lián)終端匹配，串聯(lián)終端匹配，戴維南終端匹配，AC終端匹配，肖特基二極管終端匹配。</p><p>　　5.3.1 并聯(lián)終端匹配</p><p>　　并聯(lián)終端匹配是最簡單的終端匹配技術：通過一個電阻R將傳輸線的

77、末端接到地或者接到VCC上。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號的反射。如果R同傳輸線的特征阻抗Z0匹配，不論匹配電壓的值如何，終端匹配電阻將吸收形成信號反射的能量。終端匹配到VCC可以提高驅動器的源的驅動能力，而終端匹配到地則可以提高電流的吸收能力。</p><p>　　并聯(lián)終端匹配技術突出的優(yōu)點就是這種類型終端匹配技術的設計和應用簡便易行，在這種終端匹配技術中僅需要一個額外的元器件；這種技術的

78、缺點在于終端匹配電阻會帶來直流功率消耗。另外并聯(lián)終端匹配技術也會使信號的邏輯高輸出電平的情況退化。將TTL輸出終端匹配到地會降低VOH的電平值，從而降低了接收器輸入端對噪聲的免疫能力。</p><p><b>　　圖5.9</b></p><p>　　對長走線進行并聯(lián)終端匹配后仿真，波形如下： </p><p><b>　　圖5.10

79、</b></p><p>　　5.3.2 串聯(lián)終端匹配</p><p>　　串聯(lián)終端匹配技術，也稱之為后端終端匹配技術，不同于其它類型的終端匹配技術，是源端的終端匹配技術。串聯(lián)終端匹配技術是在驅動器輸出端和信號線之間串聯(lián)一個電阻。驅動器輸出阻抗R0以及電阻R值的和必須同信號線的特征阻抗Z0匹配。對于這種類型的終端匹配技術，由于信號會在傳輸線、串聯(lián)匹配電阻以及驅動器的阻抗之間實現(xiàn)

80、信號電壓的分配，因而加在信號線上的電壓實際只有一半的信號電壓。</p><p>　　而在接收端，由于信號線阻抗和接收器阻抗的不匹配，通常情況下，接收器的輸入阻抗更高，因而會導致大約同樣幅度值信號的反射，稱之為附加的信號波形。因而接收器會馬上看到全部的信號電壓（附加信號和反射信號之和），而附加的信號電壓會向驅動端傳遞。然而不會出現(xiàn)進一步的信號反射，這是因為串聯(lián)的匹配電阻在接收器端實現(xiàn)了反射信號的終端匹配。</

81、p><p>　　串聯(lián)終端匹配技術的優(yōu)點是這種匹配技術僅僅為系統(tǒng)中的每一個驅動器增加一個電阻元件，而且相對于其它的電阻類型終端匹配技術來說，串聯(lián)終端匹配技術中匹配電阻的功耗是最小的，而且串聯(lián)終端匹配技術不會給驅動器增加任何額外的直流負載，也不會在信號線與地之間引入額外的阻抗。</p><p>　　由于許多的驅動器都是非線性的驅動器，驅動器的輸出阻抗隨著器件邏輯狀態(tài)的變化而變化，從而導致串聯(lián)匹配電

82、阻的合理選擇更加復雜。所以，很難應用某一個簡單的設計公式為串聯(lián)匹配電阻來選擇一個最合適的值。</p><p><b>　　圖5.11</b></p><p>　　對長走線進行串聯(lián)終端匹配后仿真，波形如下：</p><p><b>　　圖5.12</b></p><p>　　5.3.3戴維南終端匹配&

83、lt;/p><p>　　戴維南終端匹配技術或者也叫做雙電阻終端匹配技術，采用兩個電阻來實現(xiàn)終端匹配，R1和R2的并聯(lián)組合要求同信號線的特征阻抗Z0匹配。R1的作用是幫助驅動器更加容易地到達邏輯高狀態(tài)，這通過從VCC向負載注入電流來實現(xiàn)。與此相類似，R2的作用是幫助驅動器更加容易地到達邏輯低狀態(tài)，這通過R2向地釋放電流來實現(xiàn)。</p><p>　　戴維南終端匹配技術的優(yōu)勢在于在這種匹配方式下，終

84、端匹配電阻同時還作為上拉電阻和下拉電阻來使用，因而提高了系統(tǒng)的噪聲容限。戴維南終端匹配技術同樣通過向負載提供額外的電流從而有效地減輕了驅動器的負擔，另外這種終端匹配技術還能夠有效地抑制信號過沖。</p><p>　　戴維南終端匹配的一個缺點就是無論邏輯狀態(tài)是高還是低，在VCC到地之間都會有一個常量的直流電流存在，因而會導致終端匹配電阻中有靜態(tài)的直流功耗。這種終端匹配技術同樣也要求兩個匹配電阻之間存在一定的比例關系

85、，同時也存在額外的到電源和地的線路連接。負載電容和電阻（Z0、R1和R2的并聯(lián)組合）會對信號的上升時間產生影響，提升驅動器的輸出電壓。</p><p><b>　　圖5.13</b></p><p>　　對長走線進行戴維南終端匹配后仿真，波形如下：</p><p><b>　　圖5.14</b></p>&l

86、t;p>　　5.3.4 AC終端匹配</p><p>　　AC終端匹配技術也稱之為RC終端匹配技術，由一個電阻R和一個電容C組成，電阻R和電容C連接在傳輸線的負載一端。電阻R的值必須同傳輸線的特征阻抗Z0的值匹配才能消除信號的反射，電容值的選擇卻十分復雜，這是因為電容值太小會導致RC時間常數(shù)過小，這樣一來該RC電路就類型于一個尖銳信號沿發(fā)生器，從而引入信號的過沖與下沖，另一方面，較大的電容值會帶來更大的功率

87、消耗。通常情況下，要確保RC時間常數(shù)大于該傳輸線負載延時的兩倍。終端匹配元器件上的功率消耗是頻率、信號占空比、以及過去數(shù)據(jù)位模式的函數(shù)。所有這些因素都將影響終端匹配電容的充電和放電特性，從而影響功率消耗。 </p><p>　　AC終端匹配技術的優(yōu)勢在于終端匹配電容阻隔了直流通路，因此節(jié)省了可觀的功率消耗，同時恰當?shù)剡x取匹配電容的值，可以確保負載端的信號波形接近理想的方波，同時信號的過沖與下沖又都很小。<

88、/p><p>　　AC終端匹配技術的一個缺點是信號線上的數(shù)據(jù)可能出現(xiàn)時間上的抖動，這主要取決于在此之前的數(shù)據(jù)位模式。舉例來說，一個較長的類似的位串數(shù)據(jù)會導致信號傳輸線和電容充電到驅動器的最高輸出電平值。然后，如果緊接著的是一個相位相反的數(shù)據(jù)位就需要花比正常情況更長的時間來確保信號跨越接收器邏輯閾值電平，這是因為接收器端的電壓起自一個很高的電位。</p><p><b>　　圖5.15

89、</b></p><p>　　對長走線進行RC終端匹配后仿真，波形如下：</p><p><b>　　圖5.16</b></p><p>　　5.3.5 肖特基二極管終端匹配</p><p>　　肖特基二極管終端匹配技術也稱之為二極管終端匹配技術，由兩個肖特基二極管組成。傳輸線末端任何的信號反射，如果導致接收

90、器輸入端上的電壓超過VCC和二極管的正向偏值電壓，該二極管就會正向導通連接到VCC上。該二極管導通從而將信號的過沖箝位到VCC和二極管的閾值電壓的和上。</p><p>　　同樣連接到地上的二極管也可以將信號的下沖限制在二極管的正向偏置電壓上。然而該二極管不會吸收任何的能量，而僅僅只是將能量導向電源或者是地。這種工作方式的結果是，傳輸線上就會出現(xiàn)多次的信號反射。信號的反射會逐漸衰減，主要是因為能量會通過二極管在電

91、源和地之間實現(xiàn)能量的交換，以及傳輸線上的電阻性損耗。能量的損耗限制了信號反射的幅度，確保信號的完整性。</p><p>　　不同于傳統(tǒng)的終端匹配技術，二極管終端匹配技術的一個優(yōu)勢就是，肖特基二極管終端匹配無須考慮真正意義上的匹配。所以，當傳輸線的特征阻抗Z0不清楚時，比較適合采用這種終端匹配技術。同時，在肖特基二極管上的動態(tài)導通電阻上消耗的功率遠遠小于任何電阻類型終端匹配技術的功率消耗。事實上，反射功率的一部分會

92、通過正向偏置的二極管反饋回到VCC或者地，同樣也可以在傳輸線上任何可能引發(fā)信號反射的位置加入肖特基二極管。二極管終端匹配技術的缺點是多次信號反射的存在可能會影響后續(xù)信號的行為。</p><p><b>　　圖5.17</b></p><p>　　5.4 多負載的端接</p><p>　　在實際電路中常常會遇到單一驅動源驅動多個負載的情況，這時需

93、要根據(jù)負載情況及電路的布線拓撲結構來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。</p><p>　　如果多個負載之間的距離較近，可通過一條傳輸線與驅動端連接，負載都位于這條傳輸線的終端，這時只需要一個端接電路。如采用串行端接，則在傳輸線源端按照阻抗匹配原則加入一串行電阻即可；如采用并行端接（以簡單并行端接為例），則端接應置于離源端距離最遠的負載處，同時，線網(wǎng)的拓撲結構應優(yōu)先采用菊花鏈的連接方式

94、，如下圖所示：</p><p><b>　　圖5.18</b></p><p>　　如果多個負載之間的距離較遠，需要通過多條傳輸線與驅動端連接，這時每個負載都需要一個端接電路。如采用串行端接，則在傳輸線源端每條傳輸線上均加入一串行電阻；如采用并行端接（以簡單并行端接為例），則應在每一負載處都進行端接，下圖所示：</p><p><b>

95、;　　圖5.19</b></p><p>　　5.5 反射的影響因素</p><p>　　5.5.1 傳輸時延對反射的影響</p><p>　　如果傳輸線的瞬態(tài)阻抗不匹配，即，此時通過在源和負載之間多次反射，就會產生多次振鈴，解決的辦法就是端接匹配阻抗，但這并不表示在任何情況下都需要端接電阻，如果導線足夠短，雖然依舊發(fā)生了反射，但多次反射將被掩蓋在上升沿

96、中，幾乎不能辨認，也就不能引起潛在的問題，當傳輸線時延TD小于信號上升時間Tr的20%時，可以不考慮反射帶來的振鈴噪聲，所以粗略得出沒有端接電阻的最大長度約為：</p><p>　　下圖是在不同傳輸時延下接收端波形的比較：</p><p><b>　　圖5.20</b></p><p>　　5.5.2 短串接對反射的影響</p>

97、<p>　　電路板上的走線通常要通過過孔區(qū)，或是要在元件密集區(qū)域布線，此時線寬有可能要變窄，收縮成頸狀。如果傳輸線上有這么一小段的線寬變化，特性阻抗一般是變大【為什么變大？電感變大還是電容變小！】。</p><p><b>　　圖5.21</b></p><p>　　短精裝的影響由三個因素決定：頸狀線的時延TD、頸狀線的特性阻抗以及信號的上升時間RT。阻抗突

98、變引起了信號來回振蕩，這就是要求設計均勻特性阻抗互連線的原因。為了保證反射噪聲電壓低于電壓擺幅的5%，就需要保證特性阻抗的變化率小于10%。</p><p>　　阻抗變化的兩個界面處發(fā)生的反射大小相等，方向相反，如果頸狀線的長度很短，來自兩端的反射可以相互抵消，對信號完整性的影響可以忽略，從而可以得到與前面相同的經(jīng)驗法則，即頸狀線的最大長度為：</p><p>　　5.5.3 容性終端負載

99、對反射的影響</p><p>　　當信號沿傳輸線到達末端的理想電容時，決定反射系數(shù)的瞬態(tài)阻抗將隨時間的變化而變化。時域中的電容阻抗為：</p><p>　　C表示電容，V表示信號的瞬態(tài)電壓。</p><p>　　如果信號的上升時間小于電容的充電時間，那么最初電容兩端的電壓將迅速上升，這時阻抗很小。隨著電容充電過程的進行，電容兩端的電壓變化率的dV/dt將下降，這使得

100、電容器阻抗明顯增大。如果時間足夠長，電容器充電達飽和，電容器就相當于斷路。這意味著反射系數(shù)隨時間的變化而變化，反射信號將先下跌在上升到開路狀態(tài)的情形。</p><p>　　在帶容性負載的傳輸線末端，電壓的變化就像RC在充電，其中C是負載電容，R是傳輸線特性阻抗Z，傳輸信號的10-90%上升時間是由RC充電電路決定的，其大約為：</p><p>　　如果初始信號的上升時間比RC充電時間短，則

101、傳輸線末端的容性負載將決定接收端的上升時間；如果初始信號的上升時間大于RC充電時間，末端電容將使信號上升時間累加上RC充電時間的時延。在不同末端電容值下的接收端信號的上升時間如下表：</p><p><b>　　表5.2</b></p><p><b>　　其波形對比如下：</b></p><p><b>　　圖

102、5.22</b></p><p>　　5.5.4 走線中途容性負載對反射的影響</p><p>　　測試焊盤、過孔、封裝引線或連接到互連線中途的短樁線，都起著集總電容器的作用。電容越大，電容阻抗就越小，負反射電壓就越大，從而接收端的下沖也就越大。在走線中加入不同大小的中途負載電容進行仿真，結果如下：</p><p><b>　　表5.3<

103、/b></p><p><b>　　波形下沖部分如下：</b></p><p><b>　　圖5.23</b></p><p>　　如果信號的上升邊沿是線性的，則dv/dt=V/RT,電容器阻抗為：</p><p>　　為了避免該阻抗造成嚴重的問題，則要求該阻抗大于傳輸線的阻抗，對于不同的RT

104、，應根據(jù)來選取限制電容。</p><p>　　5.5.5 感性突變對反射的影響</p><p>　　連接到傳輸線上的任何串聯(lián)連接都有一些的串聯(lián)回路電感。對于邊沿快速上升的入射信號，串聯(lián)回路電感最初像是一個高阻抗元件，所以產生返回源端的正反射，近端信號的形狀為先上升后下降，呈現(xiàn)非單調。</p><p>　　電路中可允許最大電感總量取決于噪聲容限，一般可按分立電感的串聯(lián)

105、阻抗突變小于走線特性阻抗的20%為限，此時反射信號大約是信號擺幅的10%。當信號的上升沿通過電感時，如果上升沿是線性的，則電感的阻抗約為：</p><p>　　為保證電感阻抗低于導線特性阻抗的20%，可允許的最大感性突變?yōu)椋?lt;/p><p>　　感性突變會引起時延累加，即接收端信號的上升時間會隨感性突變呈線性增加，時延增加量為：</p><p>　　在2in長走線中

106、加入不同值的電感，仿真結果如下：</p><p><b>　　表5.4</b></p><p>　　接收端波形比較如下：</p><p><b>　　圖5.24 </b></p><p>　　從圖中可以看出，隨著串聯(lián)電感的增大，信號上升時間將增大。除此之外，信號過沖也隨著串聯(lián)電感的增大而增大，這

107、是由于來自接收端的反射波在感性突變處產生二次正反射所致。</p><p>　　第六章 串擾的理論分析和仿真</p><p>　　串擾是由電磁耦合形成的，耦合分為容性耦合和感性耦合兩種。容性耦合是由于干擾源（Aggressor）上的電壓變化在被干擾對象（Victim）上引起感應電流從而導致的電磁干擾，而感性耦合則是由于干擾源上的電流變化產生的磁場在被干擾對象上引起感應電壓從而導致的電磁干擾。

108、因此，信號在通過一導體時會在相鄰的導體上引起兩類不同的噪聲信號：容性耦合信號與感性耦合信號。</p><p>　　圖中如果位于A點的驅動源稱為干擾源（Aggressor），則位于D點的接收器稱為被干擾對象（Victim），A、B之間的線網(wǎng)稱為干擾源網(wǎng)絡，C、D之間的線網(wǎng)稱為被干擾對象網(wǎng)絡；反之，如果位于C點的驅動源稱為干擾源（Aggressor），則位于B點的接收器稱為被干擾對象（Victim），C、D之間的線網(wǎng)

109、稱為干擾源網(wǎng)絡，A、B之間的線網(wǎng)稱為被干擾對象網(wǎng)絡。當干擾源狀態(tài)變化時，會在被干擾對象上產生一串擾脈沖，在高速系統(tǒng)中，這種現(xiàn)象很普遍。為了區(qū)分受害線的兩端，我們把靜態(tài)線上距離源端最近的一端C稱為近端，而離源端最遠的一端D稱為遠端。</p><p><b>　　圖6.1</b></p><p>　　和 為兩根信號線上傳輸?shù)碾娏鳎?和為容性耦合所產生的流，為感性耦合所產生