1、隨著半導(dǎo)體工藝水平的不斷發(fā)展，3D SICs（3D stacked integrated circuits，三維堆疊集成電路）技術(shù)已成為一大研究熱點(diǎn)，它將各部分功能電路進(jìn)行垂直的堆疊，并通過(guò)互連線進(jìn)行綁定?？紤]到它的制造工藝復(fù)雜，工藝生產(chǎn)中會(huì)經(jīng)過(guò)詳細(xì)的測(cè)試流程以確保最終芯片的成品率。為了進(jìn)一步完善測(cè)試流程，相關(guān)研究者結(jié)合堆疊過(guò)程提出了增加“綁定中測(cè)試”環(huán)節(jié)來(lái)完善測(cè)試過(guò)程。但是由于相關(guān)理論的不成熟，使得“綁定中測(cè)試”對(duì)于測(cè)試成本的影響并不

2、明顯。為了進(jìn)一步完善“綁定中測(cè)試”的相關(guān)理論，更加有效指導(dǎo)3D芯片的制造，本文對(duì)“綁定中測(cè)試”的應(yīng)用進(jìn)行了深入的研究，主要做了如下的貢獻(xiàn):
　　1.提出了“綁定中測(cè)試”“多綁一測(cè)”方式對(duì)于測(cè)試過(guò)程的影響
　　裸片每綁定一次都需要進(jìn)行一次“綁定中測(cè)試”，在測(cè)試的過(guò)程中部分裸片被重復(fù)測(cè)試，這樣會(huì)帶來(lái)測(cè)試時(shí)間的增加，并且可能導(dǎo)致成本的浪費(fèi)。為了避免成本浪費(fèi)，需要結(jié)合具體的評(píng)價(jià)標(biāo)準(zhǔn)優(yōu)化測(cè)試過(guò)程。本文從“綁定中測(cè)試”的過(guò)程出發(fā)，協(xié)同考

3、慮測(cè)試功耗與成本對(duì)于“綁定中測(cè)試”的影響，提出了“多次綁定后進(jìn)行一次測(cè)試”的思想及其模型。在此基礎(chǔ)上針對(duì)該模型提出相應(yīng)的廣度優(yōu)先遍歷算法，結(jié)合ITC'02電路的相關(guān)參數(shù)進(jìn)行驗(yàn)證，實(shí)驗(yàn)結(jié)果表明本文中提出的方法在符合“綁定中測(cè)試”的要求、功耗和成本的基礎(chǔ)上，優(yōu)化了測(cè)試時(shí)間。
　　2.提出了3D芯片“綁定中測(cè)試”綁定次序?qū)Τ杀镜挠绊?br>　　“綁定中測(cè)試”過(guò)程中，一旦綁定操作出現(xiàn)故障，就需要丟棄已經(jīng)完成的部分，但是這部分開(kāi)銷在現(xiàn)有的成