1、作為模擬信號與數(shù)字信號的接口，模數(shù)轉(zhuǎn)換器（Analog-Digital converter，ADC）的應(yīng)用廣泛并且一直保持著高速的發(fā)展趨勢。其中逐次逼近型(Successive Approximation Register，SAR）ADC由于具有結(jié)構(gòu)簡單、功耗低、面積小等優(yōu)點，成為近年來模數(shù)轉(zhuǎn)換器的研究熱點。
　　本文介紹了一種8位1GS/s高速逐次逼近型模數(shù)轉(zhuǎn)換器。與傳統(tǒng)的SAR ADC不同，采用2b/cycle SAR ADC

2、的架構(gòu)，在每個比較時鐘周期可以量化得到兩比特數(shù)字碼。為了實現(xiàn)2b/cycle的量化方式，SAR ADC含有兩個DAC電容陣列，分別是SIG-DAC和REF-DAC，其中SIG-DAC用于對輸入信號進(jìn)行采樣和比較完成之后的殘差處理，REF-DAC用于提供比較器額外的參考電壓。采用上極板采樣的方式，與傳統(tǒng)下極板采樣方式相比總電容減少一半。SIG-DAC電容采用了拆分式電容（Split-Capacity）陣列，保證比較器輸入信號的共模電平不變

3、。為了提高工作速度，設(shè)計了新型異步SAR邏輯電路，其采用鎖存式SAR單元電路，相比于傳統(tǒng)的 SAR邏輯電路，減少了儲存數(shù)據(jù)所耗時間，從而提高 ADC的工作速度?；?0nmCMOS工藝完成了關(guān)鍵電路設(shè)計以及整體系統(tǒng)的仿真，結(jié)果表明，在1GS/s的采樣頻率下，輸入信號頻率為197MHz時，具有7.90bit的有效位數(shù)（ENOB），無雜散動態(tài)范圍（SFDR）為60.8dB，信噪失真比（SNDR）為49.3dB，在1.1V的電源電壓下功耗為6