1、隨著IC工藝快速發(fā)展，高速板間的電壓值不斷減小但是板間電流值及功率卻不斷增加，就造成了電源完整性(PI)和信號(hào)完整性(SI)的問(wèn)題。應(yīng)用OptimizePI工具對(duì)電源分配系統(tǒng)中的去耦網(wǎng)絡(luò)進(jìn)行優(yōu)化設(shè)計(jì)，通過(guò)研究去耦電容的頻率特性，使用頻率目標(biāo)阻抗法使整個(gè)電源分配系統(tǒng)的阻抗值低于目標(biāo)阻抗以達(dá)到降低電源噪聲的目的。
　　在滿足電源完整性的條件下對(duì)高速板進(jìn)行優(yōu)化考慮，主要從去耦網(wǎng)絡(luò)中去耦電容的數(shù)量及擺放位置上優(yōu)化設(shè)計(jì)，合理的去耦電容數(shù)量既

2、可以減小高速板的設(shè)計(jì)面積又可以降低制造成本。在優(yōu)化結(jié)束后將優(yōu)化數(shù)據(jù)與最初設(shè)計(jì)相對(duì)比，從而得到最優(yōu)的方案。
　　當(dāng)去耦電容數(shù)量滿足設(shè)計(jì)需求且制造成本也有所降低時(shí)，再考慮其擺放位置。合理的擺放位置同樣可以降低阻抗，經(jīng)過(guò)優(yōu)化對(duì)比我們進(jìn)一步得出去耦電容在高速板中的確切位置，這樣有助于更完整的設(shè)計(jì)。在完成優(yōu)化后進(jìn)行整體板驗(yàn)證，觀察優(yōu)化后高速板的阻抗是否依然小于目標(biāo)阻抗，驗(yàn)證優(yōu)化結(jié)果。
　　本論文研究了高速板的優(yōu)化設(shè)計(jì)，主要從去耦電容的