1、脈沖壓縮信號就是一種具有大時(shí)寬帶寬的雷達(dá)信號，它解決了簡單脈沖雷達(dá)探測作用距離與目標(biāo)分辨力不能同時(shí)提高的問題。相位編碼信號是一種常用的脈沖壓縮信號，因其具有實(shí)際電路易實(shí)現(xiàn)、抗衰落能力強(qiáng)、抗干擾能力強(qiáng)、具有低截獲性等優(yōu)點(diǎn)，而在現(xiàn)代雷達(dá)中得到更加廣泛的應(yīng)用。本文采用FPGA芯片實(shí)現(xiàn)脈沖壓縮，其在可靠性、穩(wěn)定性、靈活性、精確性以及設(shè)備成本上有著顯著的優(yōu)勢，因此本文具有實(shí)際應(yīng)用價(jià)值。
　　本文首先對脈沖壓縮技術(shù)及相關(guān)理論進(jìn)行討論。同時(shí)，還

2、介紹了巴克碼、m序列碼、隨機(jī)序列碼以及Taylor碼的特性，并對它們的自相關(guān)性能進(jìn)行了MATLAB仿真。經(jīng)過分析，本文決定采用以35位隨機(jī)碼作為二相原型碼的Taylor碼作為相位編碼信號的碼元。
　　本文主要研究的是基于FPGA的相位編碼脈壓系統(tǒng)的工程實(shí)現(xiàn)方法，開發(fā)平臺為Xilinx ISE Design Suite14.4，編寫語言為VHDL語言。具體實(shí)現(xiàn)過程主要分為兩部分:
　　1)7.5MHz相位編碼中頻信號的產(chǎn)生。本

3、功能模塊采用的是FPGA+DAC的方式實(shí)現(xiàn)，其中數(shù)字中頻信號的產(chǎn)生采用DDWS（直接數(shù)字波形合成）法。本模塊最終輸出一個(gè)脈寬為7μs，載波頻率為7.5MHz的脈沖信號。
　　2)數(shù)字脈壓系統(tǒng)的實(shí)現(xiàn)。本功能模塊采用的是ADC+FPGA的方式實(shí)現(xiàn)。本模塊首先使用數(shù)字下變頻技術(shù)將中頻信號還原為基帶I/Q信號，然后采用時(shí)域法進(jìn)行脈壓。脈壓算法具有橫向?yàn)V波器結(jié)構(gòu)，可以用FPGA FIRCore來實(shí)現(xiàn)。本模塊最終得到主旁瓣比為17.6dB的脈