1、網(wǎng)絡(luò)傳輸?shù)牧髅襟w技術(shù)已經(jīng)被廣泛應(yīng)用到各個領(lǐng)域，現(xiàn)階段流媒體數(shù)據(jù)的實(shí)時傳輸主要依賴于操作系統(tǒng)來實(shí)現(xiàn)，本論文設(shè)計(jì)實(shí)現(xiàn)了一個脫離主機(jī)操作系統(tǒng)、通過網(wǎng)絡(luò)接口即可獨(dú)立進(jìn)行流媒體數(shù)據(jù)收發(fā)的IP核，有效地解決了網(wǎng)絡(luò)數(shù)據(jù)在收發(fā)過程中對主機(jī)處理器和存儲器資源的占用和浪費(fèi)，提升了處理器的工作效率。
　　流媒體傳輸協(xié)議的IP核設(shè)計(jì)是以O(shè)SI開放系統(tǒng)互聯(lián)模型為基礎(chǔ)，深刻理解網(wǎng)絡(luò)協(xié)議的層次架構(gòu)之后，采用FPGA自頂而下的模塊化設(shè)計(jì)理念，以網(wǎng)絡(luò)協(xié)議內(nèi)容為框架

2、，對各協(xié)議層進(jìn)行模塊化設(shè)計(jì)，而物理層部分采用單端口10/100 Mbps收發(fā)器WJLXT972C。
　　網(wǎng)絡(luò)傳輸流媒體數(shù)據(jù)要進(jìn)行應(yīng)用層、網(wǎng)絡(luò)層、傳輸層和數(shù)據(jù)鏈路層等各協(xié)議層幀頭的封裝，各協(xié)議層模塊按功能劃分為控制模塊和數(shù)據(jù)通道。前者用多個狀態(tài)機(jī)的狀態(tài)跳轉(zhuǎn)來協(xié)同實(shí)現(xiàn)發(fā)送與接收控制，后者用FIFO進(jìn)行數(shù)據(jù)的存儲，利用CRC校驗(yàn)進(jìn)行數(shù)據(jù)檢錯。
　　整個設(shè)計(jì)采用Xilinx公司的ISE軟件完成，用VHDL語言實(shí)現(xiàn)流媒體傳輸協(xié)議的IP