1、隨著半導體器件尺寸不斷縮小,通過等比例縮小器件尺寸來提高器件性能的方法即將接近極限。因此,眾多研究致力于發(fā)展新型器件結構來滿足納米尺寸工藝條件下芯片對器件特性的要求。一方面,可通過對傳統(tǒng)平面MOS器件的柵電極、柵介質、溝道以及源漏等部分進行優(yōu)化設計,提高器件特性,從而使器件尺寸繼續(xù)縮小。另一方面,SOI(Silicon—On—Insulator)、雙柵以及多柵MOSFET等新型器件的出現,為器件性能的進一步提升提供了另一種途徑。在眾多新

2、型MOS器件中,圍柵MOSFET的柵控能力最強,被認為是最具前景的器件之一。然而,隨著器件尺寸進一步縮小,圍柵MOSFET器件也會受到閾值電壓改變、漏至勢壘降低(DIBL)效應以及熱載流子效應等短溝道效應的影響。為了提升圍柵MOSFET在器件尺寸縮小時對短溝道效應的抑制能力,本文從器件結構、電學特性和物理模型等方面對圍柵MOSFET進行深入分析和優(yōu)化,提出幾種新型圍柵MOSFET結構。主要研究工作和成果如下:
　　 從圍柵MOS

3、FET器件柵結構設計的角度出發(fā),在圍柵MOSFET中引入三異質柵(TMG)結構,提出了三異質圍柵(TMSG)MOSFET器件結構。通過在圓柱坐標系中求解三段連續(xù)的二維泊松方程,得到用于表征TMSG MOSFET器件特性的二維靜電勢解析模型、閾值電壓模型和亞閾值電流模型。利用所得解析模型對TMSG MOSFET器件的短溝道特性和亞閾值特性進行深入分析。研究結果表明,TMSG結構可使器件溝道靜電勢產生臺階分布。這種溝道靜電勢的臺階分布,除了

4、可有效屏蔽漏電壓變化對溝道靜電勢的影響,進而抑制DIBL效應外,還可使溝道中的橫向電場強度分布更加均勻,進而抑制器件的熱載流子效應,并使溝道載流子的輸運效率大大提高。此外,在TMSG MOSFET中,功函數較大的金屬柵越長,器件的閾值電壓漂移量和亞閾值電流越小；功函數較小的金屬柵越長,器件對DIBL效應的抑制能力越強；當三種金屬柵的長度相等時,溝道中的電場分布最均勻,器件對載流子的輸運效率最高。因此,通過改變不同功函數柵材料的柵長比例可

5、獲得不同的器件特性,從而極大地提高了圍柵MOSFET器件設計的靈活性。
　　 從圍柵MOSFET器件溝道設計的角度出發(fā),分析了HALO摻雜結構和柵交疊輕摻雜漏(GOLD)結構對器件特性的影響,并在此基礎上提出了一種具有非對稱HALO摻雜和GOLD結構的圍柵(AHGSG)MOSFET新結構。通過精確求解二維泊松方程,為該結構建立了二維解析模型。分析表明,AHGSG結構可有效抑制短溝道效應和熱載流子效應,降低器件關態(tài)電流?；贏HG

6、SG MOSFET的解析模型,還研究了對稱HALO摻雜圍柵(SHSG)MOSFET的短溝道特性和亞閾值特性。結果表明,HALO區(qū)的摻雜濃度過小或過大都將引起SHSGMOSFET的閾值電壓漂移量增大。為使SHSG MOSFET的閾值電壓漂移量減小,應選擇適中的HALO區(qū)摻雜濃度。為驗證精確求解方法的準確性,作者以SHSG MOSFET為例,對比分析了本文得到的解析模型和基于拋物線電勢近似(PPA)得到的解析模型。結果表明,在溝道厚度與柵氧

7、化層厚度之比較大時,本文得到的解析模型更為精確。此外,對在圓柱坐標系中求解三段連續(xù)的泊松方程的方法進行了擴展,得到了可適用于表征具有k段連續(xù)溝道的圍柵MOSFET溝道靜電勢的統(tǒng)一模型。
　　 從圍柵MOSFET器件源漏設計的角度出發(fā),將電感應擴展源漏(EJ)結構與圍柵MOSFET有機結合,提出了EJ—CSG MOSFET新結構。該結構利用EJ結構在源漏擴展區(qū)(SDE)中形成的反型層來充當虛擬源漏區(qū),從而有效抑制了短溝道效應和熱載

8、流子效應。為了準確地表征源漏擴展區(qū)反型層對器件特性的影響,推導得到了考慮反型電荷影響的二維解析模型。結果表明,側柵偏置電壓對EJ—CSGMOSFET的器件特性影響較大。當側柵偏置電壓小于0.5V時,反型層中載流子數量較少,虛擬源漏的串聯電阻較大,導致EJ—CSG MOSFET的電流驅動能力下降,器件無法正常工作。當側柵偏置電壓大于1.0V時,溝道靜電勢最低點位置受側柵偏置電壓升高的影響會向上移動,使EJ—CSG MOSFET器件的短溝道

9、特性惡化。因此側柵偏置電壓應設置在0.5V至1.0V之間。
　　 從圍柵MOSFET器件柵介質層設計的角度出發(fā),為了抑制圍柵MOSFET在器件尺寸等比例縮小時出現的短溝道效應和柵極漏電效應,將異質柵(DMG)和高k柵介質同時引入圍柵MOSFET中,提出了HDMSG(High-k Dual—Material Surrounding—Gate)MOSFET新結構。為了準確表征高k柵介質層引起的邊緣感應至勢壘降低(FIBL)效應對HD

10、MSG MOSFET特性的影響,采用多區(qū)域法,在溝道區(qū)和柵介質層中同時求解兩段連續(xù)的二維泊松方程,得到了適用于HDMSGMOSFET的閾值電壓和亞閾值電流解析模型。并對HDMSG MOSFET器件的短溝道特性和亞閾值特性進行了分析。結果表明,在保持等效氧化層厚度(EOT)不變的條件下,柵介質的k值越高,柵介質的物理厚度越大,FIBL效應的影響越明顯,器件性能退化的越嚴重。相對于高k同質圍柵(HSMSG)MOSFET器件,HDMSGMOS