1、在硬件設(shè)計(jì)中,軟件仿真具有重要的意義,它是邏輯設(shè)計(jì)、系統(tǒng)驗(yàn)證和性能分析的主要手段。Verilog作為當(dāng)前仿真軟件中最主流的描述語(yǔ)言之一,在電子系統(tǒng)設(shè)計(jì)中得到了廣泛的應(yīng)用。使用它,設(shè)計(jì)者不但能夠?qū)ο到y(tǒng)的邏輯進(jìn)行設(shè)計(jì),對(duì)系統(tǒng)的功能進(jìn)行仿真與驗(yàn)證,而且能夠?qū)ο到y(tǒng)的時(shí)序和邏輯進(jìn)行相關(guān)分析和綜合。但是,當(dāng)前的仿真軟件普遍具有成本高、使用環(huán)境復(fù)雜等局限性,所以,在性能分析和系統(tǒng)評(píng)測(cè)等一般應(yīng)用中往往不適用。
　　MSVL(Modeling, S

2、imulation and Verification Language)作為一種時(shí)序邏輯程序設(shè)計(jì)語(yǔ)言,集系統(tǒng)的建模(Modeling)、系統(tǒng)的仿真(Simulation)和系統(tǒng)的驗(yàn)證(Verification)為一體,具有低成本、簡(jiǎn)單的仿真環(huán)境、快速的執(zhí)行速度等優(yōu)點(diǎn)。本文主要研究了一種程序翻譯軟件,它將Verilog語(yǔ)言描述的程序翻譯為MSVL語(yǔ)言描述的程序。論文首先說(shuō)明了硬件描述語(yǔ)言Verilog和建模、仿真、驗(yàn)證語(yǔ)言MSVL的語(yǔ)法結(jié)