1、集成電路工藝進入到納米工藝之后，互連線成為影響電路延時的主導因素。為了保證芯片設計能夠達到時序收斂的目標，互連線的延時優(yōu)化就顯得格外重要，其中，中繼器插入方法是減小互連線延時最常用、最有效的方式之一。本文在40納米工藝下，以實際工程為依托，針對高性能微處理器芯片物理設計中的互連問題，對中繼器插入方法展開了以下研究工作。
　　一、優(yōu)化點對點互連線延時的中繼器插入方法。本文對大量不同線長和不同類型中繼器的組合進行了中繼器插入方法的實驗

2、和分析。分析結果表明，隨著中繼器驅(qū)動倍數(shù)的增大，相同長度互連線的延時逐漸變小，但面積和功耗開銷隨之增大，綜合考慮延時、功耗和面積等開銷，較優(yōu)的互連線段長度是200μm~300μm，較優(yōu)的中繼器類型是12倍驅(qū)動的反相器單元。
　　二、優(yōu)化全局互連總線延時的中繼器插入方法。本文針對模塊間的有限區(qū)域內(nèi)存在大量全局互連總線所引起的延時、串擾及擁塞問題，進行了中繼器插入方法的優(yōu)化和評估，采用交錯插入方式對中繼器位置進行優(yōu)化，采用特殊布線規(guī)則

3、對并行總線進行優(yōu)化。實驗分析結果表明，該方法有效地降低了局部擁塞和串擾，減小了全局互連線的延時，將互連線的總延時和串擾分別降低了25.4％和21.8%。
　　三、優(yōu)化多扇出互連網(wǎng)絡延時的中繼器插入方法。物理設計中存在一些多扇出互連網(wǎng)絡，采用EDA工具自動優(yōu)化可能引起插入的中繼器數(shù)量過多，從而導致局部單元密度過高及擁塞問題。本文提出一種同時考慮線長和擁塞的中繼器插入優(yōu)化方法，能減少插入的中繼器數(shù)量，緩解擁塞問題，并優(yōu)化互連延時。實驗