1、隨著集成電路規(guī)模變得越來越大,在實(shí)際生活當(dāng)中,原有的專用集成電路已經(jīng)不能滿足數(shù)字電路開發(fā)中日益復(fù)雜的設(shè)計(jì)要求。而FPGA的出現(xiàn)將數(shù)字電路的應(yīng)用推向了高潮,在對(duì)FPGA芯片結(jié)構(gòu)進(jìn)行不斷改進(jìn)的同時(shí),開發(fā)和設(shè)計(jì)與之相對(duì)應(yīng)的EDA軟件也顯得尤為重要。裝箱作為整個(gè)EDA軟件流程中關(guān)鍵的一步,直接影響著經(jīng)過軟件處理后電路的實(shí)際性能,而現(xiàn)有的裝箱算法都很難同時(shí)對(duì)電路的最終延遲和面積質(zhì)量進(jìn)行提高。
　　本文通過探究在整個(gè)裝箱過程中影響電路性能的主

2、要因素,在分析并研究現(xiàn)有的裝箱算法的基礎(chǔ)之上,提出了一種適用于FPGA層次結(jié)構(gòu)的新型裝箱算法。由于裝箱過程一般分為兩個(gè)階段:BLE的種子選擇和CLB的填裝。因此本文所提出的裝箱算法分別對(duì)這兩個(gè)階段進(jìn)行了深入的分析,研究在這兩個(gè)階段當(dāng)中哪些操作會(huì)對(duì)最終電路的性能產(chǎn)生影響,并對(duì)這些操作進(jìn)行了相應(yīng)的改進(jìn)從而設(shè)計(jì)出新的裝箱算法。與現(xiàn)有的裝箱算法相比,采用本文所提出的裝箱算法使得完成裝箱操作后所得到的電路運(yùn)行時(shí)間更短,消耗FPGA芯片上的資源更少