1、數(shù)據(jù)的后端傳輸一直以來(lái)都是實(shí)時(shí)監(jiān)控系統(tǒng)設(shè)計(jì)的一個(gè)瓶頸。以快速以太網(wǎng)為代表的現(xiàn)代計(jì)算網(wǎng)絡(luò)技術(shù)的高速發(fā)展為數(shù)據(jù)的實(shí)時(shí)傳輸帶了新的技術(shù)變革；但是，大容量數(shù)據(jù)的實(shí)時(shí)傳輸通常要借助于通用系統(tǒng)主機(jī)的網(wǎng)卡才能實(shí)現(xiàn)。而Altera公司所提供的嵌入式以太網(wǎng)IP(Intellectual Property)核只能在一些高端FPGA(如：Stratix系列)上實(shí)現(xiàn)，其價(jià)格昂貴，實(shí)現(xiàn)成本高，不利于大范圍推廣應(yīng)用。
　　 鑒于以上問(wèn)題的存在，本文針對(duì)大容

2、量數(shù)據(jù)的實(shí)時(shí)點(diǎn)對(duì)點(diǎn)傳輸，提出了一種基于FPGA的嵌入式千兆以太網(wǎng)接口的實(shí)現(xiàn)方案，旨在解決數(shù)據(jù)傳輸必須經(jīng)過(guò)通用主機(jī)CPU這一缺陷的同時(shí)，又能降低系統(tǒng)成本，從而解決實(shí)時(shí)監(jiān)控后端傳輸?shù)钠款i。本文在分析了TCP/IP協(xié)議工作原理的基礎(chǔ)之上，提出了該以太網(wǎng)接口硬件實(shí)現(xiàn)的總體設(shè)計(jì)方案，并將重點(diǎn)聚焦在了其中最關(guān)鍵和核心的模塊--數(shù)據(jù)封裝和發(fā)送模塊的實(shí)現(xiàn)問(wèn)題上。本文結(jié)合該設(shè)計(jì)的自身特點(diǎn)，在研究了TCP/IP協(xié)議中傳輸層(UDP)、網(wǎng)絡(luò)層(IP)的報(bào)文格

3、式以及IEEE802.3所規(guī)定的MAC幀格式的基礎(chǔ)之上，創(chuàng)新性地提出了將UDP、IP、MAC首部聯(lián)合封裝，同時(shí)將MAC幀的首部和尾部分離封裝的策略，從而在提高了資源利用率的同時(shí)又降低了設(shè)計(jì)復(fù)雜度。本文在完成了從待傳輸數(shù)據(jù)到MAC幀的封裝后，又實(shí)現(xiàn)了MAC幀的數(shù)據(jù)位數(shù)轉(zhuǎn)換以滿足千兆以太網(wǎng)PHY芯片上GMII接口的信號(hào)要求。
　　 本設(shè)計(jì)以QuartusⅡ軟件作為開發(fā)工具，Verilog硬件描述語(yǔ)言作為開發(fā)語(yǔ)言，基于CycloneⅡ