1、對系統(tǒng)級芯片(system on chip,SOC)進(jìn)行高效測試是當(dāng)今集成電路技術(shù)發(fā)展的迫切要求,而短的芯片測試時間則是高效的一個體現(xiàn)。在基IP核復(fù)用技術(shù)的SOC芯片中,測試資源的稀缺性限制了IP核并行測試的能力,導(dǎo)致了SOC測試耗時過長的局面。因此,利用有限的測試資源實(shí)現(xiàn)測試時間最小化是 SOC測試優(yōu)化的目標(biāo)。在目前通用的 SOC測試框架中,對測試包封,測試訪問機(jī)制和測試調(diào)度進(jìn)行優(yōu)化,都能縮短SOC的測試時間。對其三者進(jìn)行集成優(yōu)化,能

2、設(shè)計出更有效的SOC測試方案。本文以此為切入點(diǎn),就 SOC測試集成優(yōu)化問題展開研究,提出了一種基于混合遺傳算法的SOC測試優(yōu)化方案。
　　文章首先結(jié)合IP核測試的特點(diǎn),建立了SOC測試問題的數(shù)學(xué)模型,完成問題解空間到遺傳空間的映射,并借助一種有效的啟發(fā)式遞歸策略設(shè)計遺傳算法的適應(yīng)度函數(shù),力求縮短系統(tǒng)在 IP核測試順序相同時的測試時間。此外,為了解決以往測試方案中存在的資源浪費(fèi)問題,本文采用了可變寬度的 TAM設(shè)計,根據(jù)調(diào)度方案中