1、卷積Turbo碼因其優(yōu)異的糾錯性能越來越受人門的關(guān)注，而編碼器和譯碼器是編碼理論實際應用的重點和難點。論文根據(jù)IEEE802.16e標準，以低時延、高吞吐量、支持高時鐘頻率、參數(shù)可配置為目標，對卷積Turbo碼編碼器和譯碼器的FPGA實現(xiàn)進行研究。
　　 論文介紹了卷積Turbo碼編碼原理，之后采用至上而下的方法對編碼器進行設(shè)計。序列交織器和子塊交織器是編碼器的重要組成部分，也是提高編碼器時鐘頻率的瓶頸。論文采用基于查找表的方法

2、，實現(xiàn)的交織器具有結(jié)構(gòu)簡單、通用性強、時延小、邏輯鏈路短等優(yōu)點。在系統(tǒng)最高時鐘頻率得以保證的前提下，論文還對交織器的存儲空間進行了合理的劃分，盡量減小內(nèi)嵌RAM的開銷。此外論文還對編碼器流程做了詳細而合理的設(shè)計，以減小編碼器時延，提高吞吐量。
　　 類似的，在譯碼器設(shè)計之前介紹了譯碼原理，詳細推導了MAP譯碼算法和Max-log-MAP譯碼算法，主要包括分支度量、前向狀態(tài)度量、后向狀態(tài)度量、外部信息、對數(shù)似然比的計算。
　

3、　 分析了卷積Turbo碼譯碼器的關(guān)鍵路徑，和傳統(tǒng)Turbo碼譯碼器一樣，關(guān)鍵路徑存在于前/后向狀態(tài)度量計算單元，由加法器、求最大值邏輯鏈路、歸一化處理邏輯鏈路組成。不同的是求最大值操作對象由二個變成四個，這也是CTC譯碼器的最高時鐘頻率比傳統(tǒng)Turbo碼譯碼器的最高時鐘頻率低的原因。專門設(shè)計了四個數(shù)掘求最大值邏輯鏈路，并放棄狀態(tài)度量歸一化處理操作以縮短關(guān)鍵路徑，提高系統(tǒng)最高時鐘頻率。
　　 為了減小譯碼時延，提高吞吐量，采取