1、芯片的測(cè)試是保障芯片的成品率和節(jié)約成本的重要手段，隨著集成電路芯片的復(fù)雜度、集成度不斷提高，芯片的測(cè)試變得越來越困難，因此面向測(cè)試的設(shè)計(jì)在集成電路設(shè)計(jì)中的地位變得越來越重要。
　　可測(cè)性設(shè)計(jì)是當(dāng)前為了解決測(cè)試問題而得到不斷發(fā)展的設(shè)計(jì)方法學(xué)，旨在增加額外的電路來使測(cè)試變得容易，并盡量使得測(cè)試的覆蓋面廣。為了保證測(cè)試電路的插入對(duì)電路的原有功能無負(fù)面影響，必須進(jìn)行形式驗(yàn)證來確保測(cè)試電路插入前后電路在功能上是一致的。
　　本文研究了

2、可測(cè)性設(shè)計(jì)方法，并對(duì)項(xiàng)目組開發(fā)的視頻格式轉(zhuǎn)換芯片進(jìn)行了可測(cè)性設(shè)計(jì)。視頻格式轉(zhuǎn)換芯片是具有內(nèi)部邏輯與嵌入式存儲(chǔ)器的系統(tǒng)。根據(jù)邏輯劃分，本文以從底向上的設(shè)計(jì)方法，芯片的內(nèi)部邏輯采用基于EDT技術(shù)的掃描路徑設(shè)計(jì)方法，在內(nèi)部邏輯中插入掃描鏈，通過預(yù)置節(jié)點(diǎn)狀態(tài)，移位，捕獲等操作，完成對(duì)內(nèi)部節(jié)點(diǎn)的控制與觀測(cè)，并通過在核心邏輯外圍設(shè)計(jì)附加的解壓縮和壓縮電路，使得測(cè)試圖形可以被壓縮加密，縮小了測(cè)試圖形體積。存儲(chǔ)器的測(cè)試設(shè)計(jì)采用存儲(chǔ)器內(nèi)建自測(cè)試，根據(jù)提出

3、的具有高故障覆蓋率的March23N算法，設(shè)計(jì)了BIST控制器以及響應(yīng)分析比較器。BIST控制器設(shè)計(jì)的核心是算法設(shè)計(jì)，針對(duì)目前常規(guī)的March算法不能覆蓋的故障，提出了一種新的能夠覆蓋所有故障的March算法，該算法具有對(duì)稱性和高覆蓋率。在芯片的頂層設(shè)計(jì)邊界掃描邏輯，與內(nèi)部掃描鏈和存儲(chǔ)器相連接，并設(shè)計(jì)指令寄存器和指令，通過指令控制測(cè)試的進(jìn)行，最終形成一套完整的測(cè)試系統(tǒng)。
　　仿真驗(yàn)證表明，本文設(shè)計(jì)的內(nèi)部掃描測(cè)試能夠?qū)π酒_(dá)到98.