1、在使用VHDL設計數(shù)字電路的過程中，模擬是非常重要的一個環(huán)節(jié)。模擬可以實時反饋設計結果，使用戶發(fā)現(xiàn)設計中存在的問題。但是隨著集成電路設計規(guī)模和復雜度的不斷增長，傳統(tǒng)的串行模擬方法日益成為設計中的瓶頸。并行VHDL模擬由于在提高模擬速度方面具有巨大的潛力，得到了越來越多的關注。學術界圍繞如何提高并行VHDL模擬的性能展開了大量研究。模擬中的動態(tài)負載平衡技術由于能顯著改善模擬性能，開始成為并行VHDL模擬中一個重要的研究領域。 本文

2、介紹了并行VHDL模擬的原理和并行VHDL模擬的性能影響因素，并對和本文研究的動態(tài)負載平衡技術密切相關的時間偏差協(xié)議進行了論述。通過和靜態(tài)劃分算法相比較，本文指出了在并行VHDL模擬中使用動態(tài)負載平衡技術的必要性。作者對并行VHDL模擬中負載平衡的影響因素進行了分析，并闡述了當前的研究現(xiàn)狀。 本文在對并行VHDL模擬的特殊性進行分析后，建立了一個動態(tài)負載平衡的模型。在此模型中，作者首先在分析傳統(tǒng)的負載度量方法優(yōu)劣的基礎上，提出了

3、一個新的模擬中負載的度量方法一模擬推進度(SimulationAdvanceProgress)。為了準確判斷系統(tǒng)中的負載分布并做出負載調(diào)度的決定，此模型包括了一個基于標準偏差的動態(tài)負載平衡算法以完成上述功能。最后，動態(tài)負載平衡模型還包括一個運行中的負載遷移機制。該遷移機制就遷移方法、剩余相關性的問題分別提出了模擬對象組、消息存儲池技術作為相應的解決辦法。 作者在一個實際的并行VHDL模擬器的基礎上，按照建立的動態(tài)負載平衡模型，實