1、在新工藝水平下，深入研究除法算法和設(shè)計(jì)結(jié)構(gòu)，提升除法運(yùn)算部件性能，進(jìn)而促進(jìn)微處理器整體性能提高十分必要。本文在此思想指導(dǎo)下，對(duì)整數(shù)除法運(yùn)算和浮點(diǎn)除法運(yùn)算分別進(jìn)行研究，提出優(yōu)化設(shè)計(jì)結(jié)構(gòu)，并進(jìn)行綜合性能分析，具體內(nèi)容如下所述。
　　首先基于SRT-16算法設(shè)計(jì)和實(shí)現(xiàn)一個(gè)整數(shù)除法器，可以進(jìn)行64位和32位的有符號(hào)整數(shù)除法運(yùn)算。根據(jù)商值位數(shù)n=log2r的關(guān)系式，可知當(dāng)SRT算法基數(shù)值r=16時(shí)，每次迭代可以得到四位商值，極大加快了除法運(yùn)

2、算速度。并在28nm的工藝條件下，設(shè)置綜合的電壓和溫度是(0.9v,25℃)，對(duì)整數(shù)除法器進(jìn)行綜合，得到整數(shù)除法器綜合后的面積是39079μm2，延時(shí)為490ps。最后對(duì)比SRT-4算法實(shí)現(xiàn)的整數(shù)除法黃金模型的性能，在不考慮面積因素，僅考慮延時(shí)、功耗對(duì)性能的影響下，本文設(shè)計(jì)的整數(shù)除法器性能提高約27％。
　　其次基于SRT-8算法和SRT-16算法分別設(shè)計(jì)和實(shí)現(xiàn)一個(gè)浮點(diǎn)除法器。浮點(diǎn)數(shù)值的尾數(shù)處理相對(duì)于傳統(tǒng)SRT算法浮點(diǎn)除法器做了較

3、大的改進(jìn)。首先，在算法上將SRT-算法與數(shù)字循環(huán)算法中的恢復(fù)余數(shù)算法思想結(jié)合，限制商值在非負(fù)值范圍內(nèi)，避免商值為負(fù)數(shù)時(shí)的規(guī)格化處理；其次，將部分余數(shù)的計(jì)算設(shè)置為全商值范圍內(nèi)的并行運(yùn)算，并采用進(jìn)位保留加法器以提高運(yùn)算速度，根據(jù)部分余數(shù)的符號(hào)選擇本次迭代的商值。在電壓和溫度為（0.9v,25℃），28nm工藝條件下，分別對(duì)兩個(gè)浮點(diǎn)除法器進(jìn)行綜合。SRT-8算法浮點(diǎn)除法器綜合后的面積是13379μm2，延時(shí)471ps；SRT-16算法的浮點(diǎn)除

4、法器綜合后面積是23951μm2，延時(shí)是517ps，分別與SRT-4算法實(shí)現(xiàn)的同結(jié)構(gòu)浮點(diǎn)除法器進(jìn)行對(duì)比，基數(shù)8浮點(diǎn)除法器和基數(shù)16浮點(diǎn)除法器的延時(shí)分別優(yōu)化19%和29%。
　　最后在上文提出的基于SRT-16算法的浮點(diǎn)除法器的基礎(chǔ)上設(shè)計(jì)和實(shí)現(xiàn)共享結(jié)構(gòu)浮點(diǎn)除法器，可以同時(shí)進(jìn)行四組單精度浮點(diǎn)數(shù)據(jù)的除法或開方的迭代運(yùn)算。數(shù)據(jù)組的優(yōu)先級(jí)設(shè)置原則是時(shí)間為先，越早進(jìn)入除法器的數(shù)據(jù)組優(yōu)先級(jí)越高。然后設(shè)計(jì)商值范圍查找表和尾數(shù)處理共享結(jié)構(gòu)。因?yàn)槲矓?shù)