1、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA,Field Programmable Gate Array)由于能夠進(jìn)行編程、除錯(cuò)、再編程的重復(fù)操作,并可以充分進(jìn)行開(kāi)發(fā)驗(yàn)證,被認(rèn)為是構(gòu)建半導(dǎo)體芯片開(kāi)發(fā)設(shè)計(jì)原型的最快途徑,比專(zhuān)用集成電路(ASIC,Application-specificintegrated circuit)環(huán)境能更快實(shí)現(xiàn)相容的設(shè)計(jì),而且風(fēng)險(xiǎn)更低。各種不同規(guī)模的電路在FPGA中實(shí)現(xiàn)的布通率和性能與FPGA結(jié)構(gòu)緊密相關(guān)。隨著集成電路的設(shè)計(jì)規(guī)模越

2、來(lái)越大,FPGA為了滿足這種設(shè)計(jì)需求,其規(guī)模也越做越大,傳統(tǒng)結(jié)構(gòu)的FPGA無(wú)法滿足實(shí)際設(shè)計(jì)需求,在硬件結(jié)構(gòu)設(shè)計(jì)上帶來(lái)了巨大挑戰(zhàn),也對(duì)計(jì)算機(jī)軟件提出了新的要求,各種復(fù)雜問(wèn)題都集中到布局布線(P&R)這一步,以期提高各種電路在FPGA中的布通率,減少時(shí)延。于是,如何設(shè)計(jì)通用布局布線工具尋求更為優(yōu)化的FPGA硬件結(jié)構(gòu),如何改進(jìn)布局布線算法實(shí)現(xiàn)現(xiàn)有FPGA結(jié)構(gòu)的高效利用成為探索的方向。FPGA的基本組成部分包括:可編程邏輯單元、輸入輸出單元和可

3、編程互連資源。其中,互連線,開(kāi)關(guān)盒(SB,Switch Box)和連接盒(CB,Connection Box)是組成FPGA可編程互連結(jié)構(gòu)的主要部分。對(duì)于特定的FPGA結(jié)構(gòu),合理利用FPGA邏輯單元陣列和通道中已有的布線資源,實(shí)現(xiàn)電路功能和提高性能,是布局布線的目標(biāo)。
　　 本文針對(duì)傳統(tǒng)島型FPGA結(jié)構(gòu),提出了通用開(kāi)關(guān)盒層次化模型,內(nèi)層模型可用于描述任何四邊開(kāi)關(guān)盒結(jié)構(gòu)。在此模型基礎(chǔ)上,本文提出了新型開(kāi)關(guān)盒結(jié)構(gòu)JSB,比三種經(jīng)典開(kāi)

4、關(guān)盒在布通率上有了較大提高；另外,通過(guò)建立開(kāi)關(guān)盒外層模型,靈活分布FPGA縱橫通道內(nèi)可編程互連線,增大通道內(nèi)異種互連線間連接的可能性,本文提出了一種優(yōu)化策略,優(yōu)化了電路時(shí)延。目前商用FPGA將傳統(tǒng)的開(kāi)關(guān)盒與連接盒合并,本文在學(xué)術(shù)上提出了通用布線塊(GRB,General Routing Block)的可編程互連結(jié)構(gòu),在GRB結(jié)構(gòu)中加入管腳之間的快速連接以及管腳與不同通道互連線的連接,以一定的面積為代價(jià),大大提高了布通率和時(shí)延。在實(shí)用型F