1、分片式處理器體系結(jié)構(gòu)(TPA)能夠很好地應(yīng)對(duì)納米工藝代的功耗、線(xiàn)延遲、設(shè)計(jì)和驗(yàn)證復(fù)雜度等一系列問(wèn)題，是一種具有良好的性能擴(kuò)展?jié)摿Φ谋姾颂幚砥黧w系結(jié)構(gòu)設(shè)計(jì)方案。作為一種新型的處理器體系結(jié)構(gòu)，分片式處理器的一級(jí)數(shù)據(jù)高速緩存是決定分片式處理器性能的一個(gè)重要因素，面臨許多有待深入研究和解決的問(wèn)題，包括訪(fǎng)存延遲、通信和同步、存儲(chǔ)二義性，以及可擴(kuò)展性等。本文探索了分片式處理器(TPA-PI)的一級(jí)數(shù)據(jù)高速緩存的設(shè)計(jì)空間，提出了一種設(shè)計(jì)方案，并通過(guò)對(duì)

2、其性能影響因素的量化分析完成了對(duì)該設(shè)計(jì)方案的優(yōu)化。 論文的主要研究?jī)?nèi)容和成果包括：(1)在充分調(diào)研學(xué)術(shù)界提出的分片式處理器體系結(jié)構(gòu)一級(jí)數(shù)據(jù)緩存設(shè)計(jì)方案的基礎(chǔ)上，給出了分片式處理器TPA-PI的一級(jí)數(shù)據(jù)緩存設(shè)計(jì)。一級(jí)數(shù)據(jù)緩存包含四個(gè)體以提高訪(fǎng)存帶寬，體與體之間的數(shù)據(jù)按地址交叉存儲(chǔ)以減少數(shù)據(jù)同步，體與體之間的通信通過(guò)片上網(wǎng)絡(luò)來(lái)進(jìn)行。一級(jí)數(shù)據(jù)緩存主要包括Load&Store隊(duì)列、缺失處理單元、存儲(chǔ)依賴(lài)預(yù)測(cè)器等模塊。(2)分析了應(yīng)用在T

3、PA-PI塊執(zhí)行模型下的數(shù)據(jù)依賴(lài)特征，提出了對(duì)TPA-PI的一級(jí)數(shù)據(jù)緩存設(shè)計(jì)的第一種優(yōu)化一改進(jìn)存儲(chǔ)依賴(lài)預(yù)測(cè)器。模擬結(jié)果表明改進(jìn)的存儲(chǔ)依賴(lài)預(yù)測(cè)器可以提高大部分應(yīng)用的存儲(chǔ)依賴(lài)預(yù)測(cè)率。(3)分析了TPA-PI塊執(zhí)行模型的訪(fǎng)存特征的基礎(chǔ)上，提出了對(duì)TPA-PI的一級(jí)數(shù)據(jù)緩存設(shè)計(jì)的第二種優(yōu)化一利用數(shù)據(jù)預(yù)取機(jī)制降低訪(fǎng)存延遲。模擬結(jié)果表明數(shù)據(jù)預(yù)取機(jī)制可以減少訪(fǎng)存指令的訪(fǎng)存延遲。 本文針對(duì)SPEC CPU2000中部分程序的初步實(shí)驗(yàn)結(jié)果表明：兩