1、隨著集成工藝的不斷發(fā)展，集成電路設(shè)計(jì)進(jìn)入了以納米為代表的SOC(System On Chip)時(shí)代。龐大的電路設(shè)計(jì)規(guī)模以及深亞微米條件下各種全新的工藝設(shè)計(jì)問題，都為集成電路的物理設(shè)計(jì)提出了新的挑戰(zhàn)。如何改進(jìn)物理設(shè)計(jì)的方法與流程，對(duì)于保證和提升芯片性能，縮短產(chǎn)品的開發(fā)周期都有著重要的產(chǎn)業(yè)意義和商業(yè)價(jià)值。
　　 本文基于具有自主知識(shí)產(chǎn)權(quán)的CK系列嵌入式CPU，提出了一種全新的半定制物理設(shè)計(jì)方法及流程。該流程將可重構(gòu)的設(shè)計(jì)思想貫穿始終

2、，通過引入一種新型的具有版圖可重構(gòu)特性的標(biāo)準(zhǔn)單元結(jié)構(gòu)，將電路晶體管級(jí)的優(yōu)化與調(diào)整融入整個(gè)芯片的物理設(shè)計(jì)流程中。方法創(chuàng)新的將一種基于圖論的電路拓?fù)浞纸馑惴ㄒ雽?duì)電路網(wǎng)表的簡(jiǎn)化過程中，分離出可實(shí)施調(diào)整的目標(biāo)電路。并在對(duì)目標(biāo)電路進(jìn)行晶體管調(diào)整的過程中，將連線延時(shí)及竄擾延時(shí)的變化考慮在內(nèi)，從而獲得連線延時(shí)與單元延時(shí)之間的平衡優(yōu)化解決方案。相比傳統(tǒng)方法，該方法在實(shí)現(xiàn)對(duì)電路性能優(yōu)化的同時(shí)，極大的降低了對(duì)芯片實(shí)施晶體管級(jí)調(diào)整的難度與復(fù)雜度，并保證了設(shè)

3、計(jì)流程的收斂與迭代次數(shù)。
　　 另一方面，本文提出了一種新型的可重構(gòu)的延時(shí)可控網(wǎng)絡(luò)驅(qū)動(dòng)器結(jié)構(gòu)(DCCB)，并提出了基于這一結(jié)構(gòu)對(duì)時(shí)鐘樹網(wǎng)絡(luò)進(jìn)行調(diào)整優(yōu)化的算法。該算法通過DCCB將有益時(shí)鐘偏差有效的引入電路，直接針對(duì)電路版圖進(jìn)行時(shí)鐘樹調(diào)整，實(shí)現(xiàn)時(shí)鐘周期的優(yōu)化．試驗(yàn)數(shù)據(jù)表明，此方法對(duì)時(shí)鐘周期的優(yōu)化相比傳統(tǒng)方法高出10％—17％。
　　 最后，本文對(duì)CPU中的一類重要的數(shù)據(jù)存儲(chǔ)單元SRAM的自定制設(shè)計(jì)進(jìn)行了初步的研究，詳細(xì)討論