1、FPGA目前已成為高性能數(shù)字信號(hào)處理的理想器件。在FPGA內(nèi)部不僅擁有豐富的邏輯資源，同時(shí)還包括有硬核乘加單元、高速存儲(chǔ)器以及多路復(fù)用器等，而且還擁有高度并行計(jì)算的能力，特別適合于高速數(shù)據(jù)采集、完成數(shù)字濾波、復(fù)雜控制邏輯、快速傅里葉變換等，并已成功地應(yīng)用于通信、網(wǎng)絡(luò)、圖形、視音頻、軟件無線電等多個(gè)領(lǐng)域。
　　但是，設(shè)計(jì)者在利用FPGA進(jìn)行數(shù)字信號(hào)處理算法設(shè)計(jì)時(shí)，時(shí)常面臨的一個(gè)最大問題就是如何完成從算法設(shè)計(jì)到物理實(shí)現(xiàn)的轉(zhuǎn)換，這同樣也

2、是使用 USDR通用軟件無線電平臺(tái)的算法工程師所面臨的問題。問題的主要原因如下：
　　(1)大部分算法工程師通常對(duì)C語(yǔ)言或MATLAB工具很熟悉，卻不了解HDL語(yǔ)言，而且認(rèn)為對(duì) HDL語(yǔ)言在語(yǔ)句可綜合方面的要求限制了其編寫算法的思路；
　　(2)對(duì)算法工程師的硬件知識(shí)要求很高，而通常的硬件工程師對(duì)復(fù)雜的數(shù)字信號(hào)處理算法又了解較少；
　　(3)算法工程師還需面臨處理FPGA上的特定硬件接口等問題，而硬件平臺(tái)上的接口資源對(duì)

3、算法工程師來說又太復(fù)雜。
　　為此，本文針對(duì)USDR軟件無線平臺(tái)設(shè)計(jì)了一套FPGA圖形化設(shè)計(jì)工具。它可以使得算法工程師通過Simulink設(shè)計(jì)直接到硬件比特文件的生成，而且不需要了解底層硬件資源的實(shí)現(xiàn)細(xì)節(jié)，從而為他們掃清了硬件編程的障礙，以方便他們快速有效地使用USDR軟件無線電平臺(tái)。具體研究?jī)?nèi)容包括以下幾個(gè)方面：
　　第一，詳細(xì)分析了國(guó)內(nèi)外現(xiàn)有的FPGA圖形化設(shè)計(jì)工具和典型產(chǎn)品的技術(shù)現(xiàn)狀，并針對(duì)USDR軟件無線電平臺(tái)提出了

4、FPGA圖形化設(shè)計(jì)工具的應(yīng)用場(chǎng)景和系統(tǒng)結(jié)構(gòu)，明確了FPGA圖形化設(shè)計(jì)工具的功能和指標(biāo)需求。
　　第二，將本文所研究的FPGA圖形化設(shè)計(jì)工具的軟件架構(gòu)分為三個(gè)設(shè)計(jì)部分，依次為頂層設(shè)計(jì)、Simulink模塊端口設(shè)計(jì)以及代碼自動(dòng)生成系統(tǒng)設(shè)計(jì)。并采用自頂向下的設(shè)計(jì)方式實(shí)現(xiàn)了自定義的頂層模塊和子模塊，同時(shí)也完成了Simulink模塊的創(chuàng)建、封裝以及代碼自動(dòng)生成系統(tǒng)的實(shí)現(xiàn)。
　　第三，在Simulink環(huán)境下搭建了測(cè)試鏈路，在測(cè)試鏈路里

5、包含了所有本文自定義的Simulink模塊，然后按照工具的執(zhí)行流程直接生成了FPGA可配置的比特文件，并將比特文件下載到FPGA器件上進(jìn)行了測(cè)試和驗(yàn)證。測(cè)試結(jié)果表明，自定義的Simulink模塊滿足功能需求，工具的使用具有可靠性和有效性。
　　本文的研究驗(yàn)證了在USDR軟件無線電平臺(tái)中對(duì)FPGA進(jìn)行圖形化設(shè)計(jì)的可行性與有效性，使開發(fā)者可以快速、簡(jiǎn)易地將Simulink設(shè)計(jì)自動(dòng)編譯生成USDR平臺(tái)中的FPGA比特文件，從而縮短了整個(gè)