1、自從集成電路加工工藝進(jìn)入超深亞微米時(shí)代以后，芯片的信號(hào)完整性問(wèn)題變得越來(lái)越嚴(yán)重，電源網(wǎng)格的設(shè)計(jì)質(zhì)量是影響信號(hào)完整性的重要因素之一。隨著芯片規(guī)模的增大，電源網(wǎng)格中格點(diǎn)的數(shù)目急劇增加，這對(duì)電源網(wǎng)格設(shè)計(jì)的仿真效率提出了更高的要求。本文從兩個(gè)角度研究仿真效率問(wèn)題，一是研究在傳統(tǒng)EDA工具軟件環(huán)境中的電源網(wǎng)格的快速仿真模型；二是將硬件加速技術(shù)引入EDA工具并研究這種新技術(shù)在電源網(wǎng)格仿真中的應(yīng)用。 電源網(wǎng)格上存在著三種主要的物理效應(yīng)，其中壓

2、降效應(yīng)和地彈反射效應(yīng)影響信號(hào)的完整性，電子遷移效應(yīng)影響芯片設(shè)計(jì)的可靠性。本文討論了壓降效應(yīng)和地彈反射效應(yīng)的快速建模方法，提出了一種快速估計(jì)電源網(wǎng)格金屬面積占整個(gè)芯片面積比例的方法，將壓降效應(yīng)引入MEMS傳感器的互連線，修正了相應(yīng)的數(shù)學(xué)模型，降低了傳感器的誤差。 仿真工作消耗了芯片設(shè)計(jì)周期70％的時(shí)間，仿真速度一直以來(lái)都是芯片設(shè)計(jì)流程中的瓶頸。迄今為止仿真系統(tǒng)一直沿用EDA軟件加通用計(jì)算機(jī)這種早期的計(jì)算機(jī)系統(tǒng)模式，本文將軟件的硬件

3、加速技術(shù)引入仿真系統(tǒng)，并設(shè)計(jì)了晶體管級(jí)專(zhuān)用仿真電路用以執(zhí)行相應(yīng)EDA軟件的任務(wù)，大大提高了仿真速度。 本文首先研究了各種基本矩陣運(yùn)算的硬件實(shí)現(xiàn)，然后研究了一種復(fù)雜矩陣運(yùn)算──塊SOR（塊逐次超松弛）迭代算法的硬件實(shí)現(xiàn)，最后針對(duì)電源網(wǎng)格的仿真設(shè)計(jì)了一種多重網(wǎng)格算法的硬件電路。電源網(wǎng)格的數(shù)學(xué)模型是超巨大型矩陣，本文采用了矩陣分塊技術(shù)處理電源網(wǎng)格的仿真，該技術(shù)對(duì)其他類(lèi)型的基于矩陣運(yùn)算的仿真也具有一定的參考價(jià)值。實(shí)驗(yàn)表明，EDA軟件的硬