1、本文首先簡要介紹了視頻編解碼技術和常用的實現(xiàn)方案,比較了各種方案的優(yōu)缺點。結合Xvid編解碼模型描述了現(xiàn)今廣泛應用的MPEG-4視頻標準ASP檔次的特點及編解碼流程,并介紹了基于LEON3微處理器的SOC平臺和配套開發(fā)工具。本文將Xvid軟件模型移植到LEON3平臺中,使用標準測試碼流對純軟件的解碼性能進行了測試,得出了解碼過程中各功能模塊占用CPU資源的比例。根據(jù)實時解碼CIF分辨率圖像的設計要求,通過計算和分析,綜合考慮了速度、帶寬

2、、實現(xiàn)復雜度、靈活性和可擴展性等多方面因素,確定了軟硬件協(xié)同的設計思想和具體的劃分方案。傳統(tǒng)的軟硬件協(xié)同是CPU加硬件加速模塊通過總線連接和通信的。這種架構對系統(tǒng)總線帶寬壓力很大,并不適用于視頻解碼這種對數(shù)據(jù)傳輸要求較高的應用場合。為了解決這個問題,本文提出了CPU加多個協(xié)處理器的架構方案,協(xié)處理器無需通過總線即可直接訪問外部存儲器,采用“單指令多數(shù)據(jù)”的思想,設計了專用的協(xié)處理器控制模塊CPC,CPU與CPC之間通過協(xié)處理器指令實現(xiàn)幀

3、級的軟硬件協(xié)同,CPC完成協(xié)處理器指令譯碼后通過內部命令字控制IDCT-CP和MP-CP兩個專用協(xié)處理器進行宏塊級的流水解碼。本文詳細描述了解碼器的架構方案、軟硬件協(xié)同的解碼流程以及系統(tǒng)級的數(shù)據(jù)流和控制流；分析評估了系統(tǒng)工作需要的存儲帶寬,提出了“二平面存儲”的方案來存儲參考幀的解碼結果,有效地提高了存儲帶寬的利用效率。在架構方案的基礎上,本文對從軟件、硬件、軟硬件協(xié)同三個方面進行了具體的設計和實現(xiàn)。軟件方面,對執(zhí)行解碼功能的軟件部分從

4、代碼結構、數(shù)據(jù)接口、算法實現(xiàn)等方面進行了進一步的優(yōu)化,優(yōu)化后性能提高了46.69%。硬件方面,從功能、工作流程、接口信號及其時序、帶寬性能分析、命令字定義以及各個子模塊的具體實現(xiàn)等全方面闡述了IDCT-CP和MP-CP兩個協(xié)處理器的設計和實現(xiàn)方案。軟硬件協(xié)同方面,設計了系統(tǒng)控制軟件,使用協(xié)處理器指令控制協(xié)處理器工作,總控整個解碼流程；設計了專用的軟硬件接口模塊CPC,實現(xiàn)了軟硬件之間的協(xié)調和通信。在設計過程中,本文始終將可復用性和可擴展

5、性作為重要的考慮因素。設計了單獨的協(xié)處理器控制模塊CPC,將具體的協(xié)處理器功能與軟件控制相分離,使得解碼器易于移植到其他平臺運行；協(xié)處理器MP-CP具有正常模式、旁路模式和軟件模式三種相互獨立的工作模式,分別具有不同的命令字和軟硬件劃分,適用于不同特點的應用場合；在運動預測過程中,設計了專用Cache,針對運動預測的特點提出了“距離標志”替換算法,經(jīng)過測試,可以將運動預測過程中對存儲帶寬的使用量降低20%左右；設計了統(tǒng)一的外存接口模塊M

6、CI,為系統(tǒng)內各個與外存有數(shù)據(jù)交換的模塊提供了標準的訪問接口和時序,增強了系統(tǒng)的可擴展性。最后,將通過Verilog HDL實現(xiàn)的解碼器集成到SOC平臺中,進行了功能驗證和性能測試。經(jīng)過測試,所設計的解碼器功能正確,在80MHz的時鐘頻率下,對CIF分辨率圖像的解碼速率達到60幀/秒,性能與使用硬件加速之前相比提高了4-6倍,完全實現(xiàn)了預定的性能要求。同時,使用130nm工藝庫進行了邏輯綜合,得到了解碼器的速度、面積和功耗等指標,與相關