1、隨著社會對嵌入式系統(tǒng)性能的要求不斷提高，以PCI（Peripheral Component Interconnection）總線為代表的傳統(tǒng)總線已經(jīng)遠遠無法滿足現(xiàn)代嵌入式系統(tǒng)實時性強、功能豐富、拓撲結構靈活多變等多方面的要求，系統(tǒng)互連已成為限制系統(tǒng)性能的瓶頸?？焖佥斎胼敵隹偩€（RapidIO）自推出以來以其高的數(shù)據(jù)傳輸速率、低的字節(jié)開銷、豐富的事務類型、對系統(tǒng)的拓撲結構沒有任何限制等優(yōu)點迅速在嵌入式互連領域占據(jù)了主導地位。本文主要研究該

2、串行總線技術的物理層，基于該層實現(xiàn)了端點器件的相應接口，對實現(xiàn)結果給予相關驗證。通過對技術的分析、硬件的設計和驗證，說明本文具有相應的學術意義和較高的工程指導價值。
　　本文的主要工作如下：
　?、僭O計語言和硬件設計平臺的選擇。目前有兩種符合國際標準的硬件描述語言：VHDL和Verilog，由于Verilog在門級的描述能力強于VHDL，所以本文選擇其作為設計語言；根據(jù)對資源消耗的初步估計確定可編程芯片的具體類型為ALTER

3、A公司的Stratix GX系列芯片。
　?、谠谘芯课锢韺訁f(xié)議的基礎上，對物理層的實現(xiàn)進行模塊劃分并確定各個模塊的主要功能和具體實現(xiàn)的方式，以時鐘域劃分來保證各個模塊功能實現(xiàn)的可行性和設計復雜度的均衡性，達到了在降低設計復雜度的同時對芯片內(nèi)部通用資源占有率相對較少的目的。
　?、墼谝褎澐趾玫慕Y構基礎上，對各個模塊的核心部分進行編碼設計，其中重點是鏈路的初始化狀態(tài)機設計、物理編碼子層的8B/10B編碼和解碼設計、對編碼數(shù)據(jù)的高