1、集成處理器是一種將信息的采集、處理、存儲、發(fā)送等多項功能集于一體的多功能專用信息處理器，擁有穩(wěn)定性高、可靠性良好等多項優(yōu)點。SOPC(System On a Programmable Chip)技術(shù)體現(xiàn)了模塊化可重用的設(shè)計思想，并且軟硬件皆可編，導(dǎo)致其擁有強大而靈活地設(shè)計能力。借助 SOPC技術(shù)，用戶可以快速地搭建一個穩(wěn)定、可靠而又功能強大地集成處理器仿真平臺。
　　盡管SOPC技術(shù)已被廣泛地應(yīng)用到系統(tǒng)設(shè)計當(dāng)中，但是當(dāng)前針對SOP

2、C系統(tǒng)可測性問題的研究卻相當(dāng)少，目前絕大部分研究集中在 SOPC技術(shù)應(yīng)用上。SOPC與SoC系統(tǒng)在設(shè)計理念及設(shè)計方法上存在許多相似之處。借鑒 SoC系統(tǒng)的可測性設(shè)計，本文提出一套針對SOPC系統(tǒng)的可測性設(shè)計方法。SOPC系統(tǒng)的測試結(jié)構(gòu)可以分成三部分：測試封裝設(shè)計、測試訪問機制和測試調(diào)度。
　　本文首先提出一種基于平均值余量的Wrapper掃描鏈平衡算法用于解決測試封裝設(shè)計中的掃描鏈平衡問題。算法通過合理地組合IP核的內(nèi)部掃描鏈，盡

3、量縮短最長掃描鏈長度，使得 IP核的測試時間得以縮短。以 ITC'02 Test Benchmarks內(nèi)所有測試集為對象完成的仿真實驗證明本算法能極其有效地通過掃描鏈平衡設(shè)計縮短IP核測試時間。
　　針對測試調(diào)度問題，本文提出一種基于矩形裝箱模型的測試調(diào)度算法。該算法將IP核TAM帶寬類比成矩形高度，將 IP核測試時間類比成矩形長度，測試調(diào)度相當(dāng)于將一系列矩形放到一個高度一定的箱體當(dāng)中，使得箱體的總長度最小。針對集成處理器仿真平臺