1、隨著集成電路設(shè)計(jì)技術(shù)和深亞微米工藝技術(shù)的高速發(fā)展以及電路設(shè)計(jì)規(guī)模的不斷擴(kuò)展,21世紀(jì)集成電路設(shè)計(jì)進(jìn)入系統(tǒng)芯片(SOC)設(shè)計(jì)時(shí)代,在器件的特征尺寸降到深亞微米級的同時(shí),器件的物理特性和電學(xué)特性也發(fā)生了很大的變化。器件本身固有延遲大大減小,而互連線所引起的延遲在整個(gè)單元延遲中所占的比例越來越大,因而時(shí)序不收斂以及驗(yàn)證耗時(shí)占整個(gè)設(shè)計(jì)周期的比例越來越大是深亞微米集成電路設(shè)計(jì)中最常見的問題。在邏輯設(shè)計(jì)和物理設(shè)計(jì)中,網(wǎng)表是設(shè)計(jì)的基本表現(xiàn)形式,若對每

2、一步修改都通過仿真的形式來進(jìn)行驗(yàn)證,不僅會(huì)造成設(shè)計(jì)周期的大大延長,同時(shí)對于出現(xiàn)的時(shí)序問題也難以準(zhǔn)確定位進(jìn)行查找和診斷分析,導(dǎo)致邏輯設(shè)計(jì)和物理設(shè)計(jì)循環(huán)不收斂,使設(shè)計(jì)進(jìn)展緩慢,迭代次數(shù)增加。因此,在半導(dǎo)體工業(yè)中,靜態(tài)時(shí)序分析和形式驗(yàn)證技術(shù)已經(jīng)變成了后端設(shè)計(jì)中實(shí)現(xiàn)驗(yàn)證的一種主要手段。靜態(tài)分析方法貫穿整個(gè)物理設(shè)計(jì)流程,以保證每一步實(shí)現(xiàn)在邏輯上與前期設(shè)計(jì)的一致性和時(shí)序上的收斂性。 本文對兩種靜態(tài)驗(yàn)證技術(shù)（形式驗(yàn)證和靜態(tài)時(shí)序分析）的基本原理

3、與應(yīng)用進(jìn)行了探討和研究。前者是對設(shè)計(jì)進(jìn)行功能的正確性校驗(yàn),后者是對時(shí)序特性進(jìn)行檢查,以確定設(shè)計(jì)能否達(dá)到系統(tǒng)時(shí)序要求。針對深亞微米級ASIC設(shè)計(jì),分析了在靜態(tài)時(shí)序分析過程中所用到的時(shí)序模型、時(shí)序約束、可能遇到的主要時(shí)序問題以及如何分析設(shè)計(jì)結(jié)果是否已經(jīng)達(dá)到時(shí)序的收斂等。同時(shí),對形式驗(yàn)證技術(shù)的理論基礎(chǔ)進(jìn)行了介紹,分析了其發(fā)展情況。最后對一款應(yīng)用于電力網(wǎng)遠(yuǎn)程控制的數(shù)模混合設(shè)計(jì)芯片RISE3401,進(jìn)行靜態(tài)時(shí)序分析與形式驗(yàn)證實(shí)踐,對各時(shí)序指標(biāo)分析