1、本文從討論CMOS的工藝局限出發(fā)，如氧化層擊穿、差的跨導(dǎo)、襯底偶合和短溝效應(yīng)等問題，闡述了采用CMOS工藝設(shè)計和實(shí)現(xiàn)RF C類PA的理論分析和電路技術(shù)。通過采用一些有效的電路設(shè)計技術(shù)來減小或消除這些局限對CMOS工藝實(shí)現(xiàn)RF功率放大器性能的影響，采用的電路設(shè)計技術(shù)主要包括：差分電路、層疊結(jié)構(gòu)以及一種改進(jìn)的諧振電路等方案。此外，為了減小S/D結(jié)面積，漏/源與襯底間的電阻和柵電阻，設(shè)計了一種晶體管單元版圖，它采用了雙端驅(qū)動?xùn)艠O的方式，將柵電

2、阻減小到標(biāo)準(zhǔn)版圖晶體管的1/4。為了得到一個最佳的初始設(shè)計參數(shù)，本文采用了傅立葉級數(shù)分解的辦法來優(yōu)化求解，而不是盲目使用電路仿真工具。這是因?yàn)镃MOS C類PA的漏電流波形（取決于輸入和輸出電壓波形）主要決定于一階級數(shù)。本文采用0.35-um CMOS工藝設(shè)計了一個1.75GHz，1.7W的PA，該P(yáng)A可作為全集成發(fā)射機(jī)芯片的一部分集成到發(fā)射機(jī)芯片中。HSPICE仿真表明，所設(shè)計的C類PA的峰值效率達(dá)到40％，峰值功率達(dá)32dBm，