1、由于音頻和數(shù)據(jù)通訊在無線媒體領(lǐng)域的高速增長和巨大的影響力，這就需要高性能的個人通訊領(lǐng)域的無線收發(fā)機(jī)系統(tǒng)，同時還要兼?zhèn)涓呒啥群偷凸牡奶攸c。因此頻率綜合器就成為了整個收發(fā)機(jī)系統(tǒng)的關(guān)鍵電路實現(xiàn)部分。現(xiàn)在實現(xiàn)頻率綜合器，工作頻率很高，所以降頻處理電路是研究的重點，與此同時，相位噪聲和鎖定時間也是影響其性能的兩個重要因素。 本文首先介紹了頻率綜合器的理論基礎(chǔ)—PLL的分析和建模，而后介紹了頻率綜合器的幾種實現(xiàn)結(jié)構(gòu)。緊接著就是本文的核心

2、部分，基于PLL的頻率綜合器的電路設(shè)計，用BiCMOS工藝流片實現(xiàn)了整數(shù)型頻率綜合器和小數(shù)型綜合器各一。 基于TSMC 0.35umBiCMOS工藝實現(xiàn)了一個2.4GHZ的整數(shù)型的頻率綜合器。這塊電路主要突破了高頻下Prescaler設(shè)計的瓶頸。同時還實現(xiàn)了一個零死區(qū)的鑒頻鑒相器，高性能的雙模電荷泵，使得整塊電路能芯片夠在相位噪聲上有優(yōu)異的表現(xiàn)，在2.4GHz時測得．1】5dBc/Hz@10kHz。整體功耗為16 mW，芯片面積

3、為1.2ramx1.3mm。 基于Jazz 0.35umBiCMOS工藝實現(xiàn)了一個1.67GHZ的小數(shù)型的頻率綜合器。這塊電路采用了新型的24bit∑一△調(diào)制器來控制Prescaler，同時還集成了部分VCO的電路，改進(jìn)了Prescaler電路，可以使綜合器的環(huán)路的鎖定轉(zhuǎn)換時間有很好的表現(xiàn)力。同時在相位噪聲上也有較好的性能，在1.67GHz時測得一84dBc/Hz@10 kHz。整體功耗為20mw，整體面積為1.7mmx0.8m