1、超大規(guī)模集成電路已經(jīng)展到了深亞微米系統(tǒng)芯片階段。隨著生產(chǎn)工藝的改進(jìn)，電路的集成度還在不斷的提高。由于超大規(guī)模集成電路晶體管個(gè)數(shù)和密度的增加，測(cè)試這樣的電路面臨許多問(wèn)題。其中比較嚴(yán)重的問(wèn)題有三個(gè)：它們分別是測(cè)試時(shí)間、測(cè)試數(shù)據(jù)量和測(cè)試功耗。測(cè)試時(shí)間和測(cè)試數(shù)據(jù)里直接影響著測(cè)試成本。在串行掃描結(jié)構(gòu)中電路在測(cè)試狀態(tài)下的節(jié)點(diǎn)跳變率和功耗要比正常模式下高。高功耗導(dǎo)致的芯片過(guò)熱會(huì)使無(wú)故障電路生成錯(cuò)誤的相應(yīng)數(shù)據(jù)，甚至毀壞電路降低產(chǎn)品的成品率。 本

2、文圍繞SoC低功耗測(cè)試展開(kāi)了一系列的研究。測(cè)試功耗按產(chǎn)生的形式不同可以分為動(dòng)態(tài)功耗和靜態(tài)功耗兩種。本文主要研究如何抑制電路的動(dòng)態(tài)功耗，鑒于隨機(jī)掃描結(jié)構(gòu)(Random Access Scan，RAS)在降低動(dòng)態(tài)測(cè)試功耗中的突出表現(xiàn)，本文著重研究了基于RAS結(jié)構(gòu)的測(cè)試方法。 本文提出了一種基于RAS結(jié)構(gòu)的測(cè)試方法：該方案首生成幾個(gè)折疊集測(cè)試電路中大部分的故障，然后直接翻轉(zhuǎn)掃描單元得到剩余故障的測(cè)試向量。通過(guò)編碼折疊控制信息從而降低了

3、測(cè)試數(shù)據(jù)量。通過(guò)調(diào)整折疊集中向量序列提高了測(cè)試數(shù)據(jù)相關(guān)性，因此有效的控制了測(cè)試功耗。并行的測(cè)試數(shù)據(jù)加載方式有效的減少了測(cè)試時(shí)間。 為了減少RAS結(jié)構(gòu)的硬件開(kāi)銷，本方法引入了輸入精簡(jiǎn)技術(shù)對(duì)掃描單元進(jìn)行受限分組。分組后RAs結(jié)構(gòu)給每個(gè)分組一個(gè)控制信號(hào)，有效的降低了RAS結(jié)構(gòu)中地址譯碼器的復(fù)雜度。掃描鏈分組使編碼時(shí)的尋址范圍縮小，從而進(jìn)一步提高了數(shù)據(jù)編碼的效率。受限分組策略減少了折疊集中向量的個(gè)數(shù)，因此降低了時(shí)間開(kāi)銷。但是由于同一時(shí)刻