全差分1GHzCMOS鎖相環(huán)頻率綜合器設(shè)計.pdf_第1頁
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文檔簡介

1、本文基于新加坡特許半導(dǎo)體0.35μmEE工藝庫，使用3.3V電源電壓，設(shè)計了一個產(chǎn)生1GHz射頻本振信號的CMOS鎖相環(huán)頻率綜合器。整體鎖相環(huán)電路采用寬環(huán)路帶寬(7MHz)來抑制壓控振蕩器的相位噪聲，同時采用全差分結(jié)構(gòu)來抑制電源電壓噪聲，襯底串擾噪聲以及從電路內(nèi)部和外部耦合的共模噪聲。 整個頻率綜合器經(jīng)過了從系統(tǒng)級到電路級的完整前端設(shè)計。在系統(tǒng)級設(shè)計上，使用Matlab的Simulink工具優(yōu)化了環(huán)路帶寬的取值并進行了時域的行為

2、級仿真；在電路級設(shè)計上，設(shè)計了所有關(guān)鍵模塊，并使用Cadence SpectreRF對整體電路進行了仿真。 仿真表明，在ss，typical，ff工藝角下，該頻率綜合器輸出的本振信號頻率均能正常鎖定到1GHz，并且建立時間小于500ns，位于500kHz頻偏處的相位噪聲分別為-103dBc/Hz，-105dBc/Hz，-102dBc/Hz，在100MHz頻偏處的毛刺功率分別為-43.9dBc，-42.6 dBc，-47.2dBc

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