CMOS集成電路ESD研究.pdf_第1頁
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文檔簡介

1、隨著現(xiàn)代集成電路的發(fā)展，工藝特征尺寸越來越小，氧化層越來越薄，集成電路抗靜電能力也越來越差。對于深亞微米工藝集成電路來說，靜電的損害更加嚴重，所以必須在設計芯片時加入適當?shù)撵o電放電(ElectrostaticDischarge-ESD)保護電路以減少靜電放電對芯片內(nèi)部的損傷。
　　 本文綜合研究了當前體硅CMOS工藝條件下ESD電路原理分析與設計、ESD測試方法、版圖實現(xiàn)等，利用在香港興華半導體工業(yè)有限公司實習的機會，利用其1.

2、2微米標準CMOS P阱工藝，設計了四套方案改進其ESD保護，采用MPW流片，進行實驗驗證工作。流片、封裝后，利用香港科學園SPAD中心(SemiconductorProduct Analysis and Design Enhancement Center)Thermo KeyTek ZAPMASTERMK2 ESD&Latch-up Test System靜電測試儀進行抗靜電測試，經(jīng)測試四套方案均達到預期效果。通過流片比較了不同ESD

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