1、鎖相環(huán)(PLL, Phase-Locked Loop)是模擬及數(shù)?；旌想娐分械幕倦娐?并且是非常重要的一個模塊,是一個能夠跟蹤輸入信號相位和頻率,并輸出鎖定相位、低抖動的頻率信號的系統(tǒng)。在系統(tǒng)應用中,它往往是提供完整解決方法的一個強有力的技術(shù)手段?；谌A潤上華(CSMC)0.5μm工藝,設計了一個應用在微機械陀螺中的高性能電荷泵鎖相環(huán)(CPPLL, Charge-Pump Phase-Locked Loop)電路,研究了其相位噪聲特性

2、和環(huán)路特性,并對該鎖相環(huán)進行了詳細的模擬仿真。最后,完成版圖繪制和后仿真工作。該鎖相環(huán)主要應用在為微機械陀螺提供穩(wěn)定高頻載波驅(qū)動信號,其設計的輸出的時鐘頻率為250KHz,時鐘信號占空比為50%。電路采用標準的CMOS電荷泵鎖相環(huán)結(jié)構(gòu),包括鑒頻鑒相器(PFD)、電荷泵(CP)、低通濾波器(LPF)、壓控振蕩器(VCO)和分頻器(Divider)五個模塊。論文首先介紹國內(nèi)外鎖相環(huán)的發(fā)展狀況,之后從鎖相環(huán)的各模塊入手,詳細地分析各個模塊的工

3、作原理以及優(yōu)缺點,并給出優(yōu)化方案,最終完成版圖繪制和驗證工作。在整個設計中采用了克服死區(qū)的鑒頻鑒相器結(jié)構(gòu)；采用了消除電荷注入和電荷共享的自舉電荷泵結(jié)構(gòu)；采用了噪聲特性較好,輸出頻帶較寬,時鐘信號占空比精準的CSA壓控振蕩器；采用了高速的TSPC分頻器結(jié)構(gòu)。仿真結(jié)果可以看到,輸出頻率抖動為：ΔF P -P=7.4844Hz,周期抖動為： ps,相對抖動為：0.0299‰。與以往的RC環(huán)形振蕩器為參考信號時相比,性能大幅提高。這對于提高微機