1、隨著系統(tǒng)芯片(SOC)設(shè)計(jì)規(guī)模越來越大，功能越來越復(fù)雜，芯片級(jí)(Chip-Level)的仿真速度變得越來越慢，如何加速芯片級(jí)功能仿真成為人們?cè)絹碓疥P(guān)注的問題。本文從分析傳統(tǒng)的芯片級(jí)功能仿真效率低的原因入手，提出設(shè)計(jì)硬件高層仿真模型，并使用軟硬件協(xié)同驗(yàn)證的方法，加速芯片級(jí)功能仿真。 本文首先根據(jù)傳統(tǒng)芯片級(jí)仿真時(shí)，給出的各個(gè)部分占用CPU時(shí)間的報(bào)表，分析影響芯片級(jí)仿真速度的原因，確定本文芯片級(jí)功能仿真加速的方案：硬件高層建模和軟硬件

2、協(xié)同驗(yàn)證。 然后，分析了軟硬件協(xié)同驗(yàn)證的各種方法，選取C仿真的軟硬件協(xié)同驗(yàn)證的方法來設(shè)計(jì)本文的芯片級(jí)驗(yàn)證平臺(tái)。根據(jù)C仿真方法的需要，介紹Verilog RTL代碼轉(zhuǎn)換成C/C++代碼的工具-V2C：由于ARM公司的ARMulator在仿真速度上的巨大優(yōu)勢(shì)，選擇其作為ARM指令級(jí)模擬器總線功能模型(BFM)的建模工具。 接著，利用ARMulator的擴(kuò)展接口，設(shè)計(jì)ARM指令級(jí)模擬器的總線功能模型。利用C/C++，設(shè)計(jì)擴(kuò)展存