1、DesignofPLLFrequencyMultiplierAppliedin3125Gb／sSerDesTransmittingSystemAThesisSubmittedtoSoutheastUniversityFortheAcademicDegreeofMasterofEngineeringBYDouPanSupervisedbyProfFengJunSchoolofIntegratedCircuitsSoutheastUnive

2、rsityMarch2015摘要摘要為了滿足人們對信息流量不斷增長的需求，一種串行通信技術(shù)SerDes以其成本低、容量大、速度高、抗干擾能力強等優(yōu)點成為高速接口技術(shù)的主流而被廣泛應(yīng)用。本論文設(shè)計的時鐘發(fā)生器是SerDes系統(tǒng)中的一個重要模塊，采用TSMC0181amCMOS工藝實現(xiàn)，為3125Gb／sSerDes發(fā)射系統(tǒng)提供時鐘信號。本論文設(shè)計的時鐘發(fā)生器采用電荷泵鎖相環(huán)結(jié)構(gòu)，輸入15625MHz的參考時鐘，輸出發(fā)射系統(tǒng)所需的3125M

3、Hz和15625GHz的時鐘信號。數(shù)字電路部分和輸出緩沖級電路采用全CMOS邏輯實現(xiàn)，以降低電路的功耗。其中鑒頻鑒相器采用D觸發(fā)器和或非門邏輯實現(xiàn)三態(tài)結(jié)構(gòu)，使反饋延遲變小，在消除鑒相死區(qū)的同時減小了盲區(qū)范圍，提高鑒相精度。電荷泵電路利用增益提升技術(shù)增大輸出端電阻，提高電路匹配性。壓控振蕩器使用三級環(huán)形結(jié)構(gòu)，每級延遲單元為差分結(jié)構(gòu)，并加入了正反饋鎖存器，使輸出波形電平轉(zhuǎn)換速度變快、對稱性變好，同時降低了相位噪聲。結(jié)合串行器結(jié)構(gòu)設(shè)計分頻器的

4、分頻比，應(yīng)先進行5分頻，輸出占空比為20％、頻率為3125MHz的時鐘信號，再進行2分頻，輸出與參考時鐘頻率相等的信號。整個電路芯片面積為0395mmx0495mm。由后仿真結(jié)果看出，1vr工藝角下，當(dāng)工作電壓為18V，負(fù)載為50Q，輸出信號頻率為15625GHz，單端擺幅為33lmV時，鎖相環(huán)的核心功耗為54mW，鎖定時間小于400ns。由測試結(jié)果知，該鎖相環(huán)的鎖定范圍為1499GHz～1974GHz，均方根抖動為1997ps，功耗為