數(shù)字電路課程設(shè)計(jì)報(bào)告

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1、　?。ㄕn題名稱）　　學(xué)院名稱：電信學(xué) 院 　　專業(yè)：電子 　　班級(jí)：測(cè) 控 2 班

2、 　　目錄　　前言……………………………………………………………………(2)　　一: 交通燈的設(shè)計(jì)任務(wù)……………………………………(2)　　二：題目分析與整體構(gòu)思……………………………………(2)

3、　　三：硬件電路設(shè)計(jì)………………………………………………………（3）　　3.1 分頻器設(shè)計(jì)………………………………………………………（3）　　3.2 控制器設(shè)計(jì)…………………………………………………………（3）　　3.3 計(jì)數(shù)器設(shè)計(jì)………………………………………………………（4）<

4、;/p>　　3.4 分位譯碼電路設(shè)計(jì)…………………………………………………（4）　　3.5 數(shù)碼管驅(qū)動(dòng)設(shè)計(jì)…………………………………………………（5）　　3.6 頂層文件設(shè)計(jì)…………………………………………………（5）　　四：程序設(shè)計(jì)……………………………………………………（6）&

5、lt;/p>　　4.1 分頻器設(shè)計(jì)………………………………………………………（6）　　4.2 控制器設(shè)計(jì)…………………………………………………………（8）　　4.3 計(jì)數(shù)器設(shè)計(jì)………………………………………………………（9）　　4.4 分位譯碼電路設(shè)計(jì)…………………………………

6、………………（11）　　4.5 數(shù)碼管驅(qū)動(dòng)設(shè)計(jì)…………………………………………………（12）　　4.6 頂層文件設(shè)計(jì)…………………………………………………（16）　　五：設(shè)計(jì)創(chuàng)新…………………………………………………（17）　　六：心得體會(huì)………………………………………

7、……………（17）　　七：參考文獻(xiàn)……………………………………（18）　　前言　　伴隨著社會(huì)的發(fā)展以及人類生活水平的提高, EDA技術(shù)在電子信息，通信，自動(dòng)，控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。隨著技術(shù)市場(chǎng)與人才市場(chǎng)對(duì)DEA的不斷的增加,交通的問(wèn)題日益突出，

8、單單依靠人力來(lái)指揮交通已經(jīng)不可行了,所以，設(shè)計(jì)交通燈來(lái)完成這個(gè)需求就顯的越加迫切了.為了確保十字路口的行人和車輛順利、暢通地通過(guò),往往采用電子控制的交通信號(hào)來(lái)進(jìn)行指揮。以下就是運(yùn)用數(shù)字電子設(shè)計(jì)出的交通燈：其中紅燈亮,表示該條路禁止通行；黃燈亮表示停車；綠燈亮表示允許通行。　　以下就是我所設(shè)計(jì)的軟件部分：　　一: 交通燈的設(shè)計(jì)任務(wù)&

9、lt;p>　　設(shè)計(jì)一個(gè)十字路口的交通燈控制系統(tǒng)，用LED發(fā)光二極管顯示車輛通過(guò)的方向（東西和南北各一組），用數(shù)碼管顯示該方向的剩余時(shí)間。要求：工作順序?yàn)闁|西方向綠燈亮55秒，同時(shí)南北方向紅燈55秒，黃燈5秒閃爍。東西方向黃燈5秒，同時(shí)南北方綠燈30秒。東西方向紅燈30秒，同時(shí)南北方向黃燈5秒。依次重復(fù)。有緊急事件時(shí)允許將兩方向一直開(kāi)紅燈，蜂鳴器響，車輛禁行。　　二：題目分析與整體構(gòu)思<

10、;/p>　　(1)該交通燈控制器應(yīng)具備的功能　　設(shè)東西方向比南北方向的車流量大，因此紅、黃、綠燈的時(shí)長(zhǎng)不相同，定為東西紅燈30sec，黃燈5sec，綠燈55sec，南北方向紅燈55 sec,黃燈5sec,綠燈30sec同時(shí)用數(shù)碼管指示當(dāng)前東西方向狀態(tài)（紅、綠）剩余時(shí)間。另外，設(shè)計(jì)一個(gè)緊急狀態(tài)，當(dāng)緊急狀態(tài)出現(xiàn)時(shí)，兩個(gè)方向都禁止通行，指示紅燈。緊急狀態(tài)解除后，重新計(jì)數(shù)并指

11、示時(shí)間。　　(2) 實(shí)現(xiàn)方案　　一從題目中計(jì)數(shù)值與交通燈的亮滅的關(guān)系如圖（1）所示　　三：硬件電路設(shè)計(jì)　?。?）分頻器<p&

12、gt;　　分頻器實(shí)現(xiàn)的是將高頻時(shí)鐘信號(hào)轉(zhuǎn)換成底頻的時(shí)鐘信號(hào)，用于觸發(fā)控制器、計(jì)數(shù)器和掃描顯示電路。該分頻器實(shí)現(xiàn)的是1000分頻，將50M赫茲的時(shí)鐘信號(hào)分頻成50000赫茲的時(shí)鐘信號(hào)。　　該分頻器實(shí)現(xiàn)的是50000分頻，將50000赫茲的時(shí)鐘信號(hào)分頻成1赫茲的時(shí)鐘信號(hào)。　?。?）控制器設(shè)計(jì)<

13、;p>　　控制器的作用是根據(jù)計(jì)數(shù)器的計(jì)數(shù)值控制發(fā)光二極管的亮、滅，以及輸出倒計(jì)時(shí)數(shù)值給七段數(shù)碼管的分位譯碼電路。此外，當(dāng)檢測(cè)到特殊情況（HOLD=‘1’）發(fā)生時(shí)，無(wú)條件點(diǎn)亮紅燈的二極管。本控制器可以有兩種設(shè)計(jì)方法，一種是利用時(shí)鐘煙的下降沿讀取前級(jí)計(jì)數(shù)器的計(jì)數(shù)值，然后作出反應(yīng)；另一種則是將本模塊設(shè)計(jì)成純組合邏輯電路，不需要時(shí)鐘驅(qū)動(dòng)。這兩種方法各有所長(zhǎng)，必須根據(jù)所用器件的特性進(jìn)行選擇：比如有些FPGA有豐富的寄存器資源，而且可用與組合

14、邏輯的資源則相對(duì)較少，那么使用第一種方法會(huì)比較節(jié)省資源；而有些CPLD的組合邏輯資源則比較多，用第二種方法可能更好。　?。?）計(jì)數(shù)器設(shè)計(jì)　　這里需要的計(jì)數(shù)器的計(jì)數(shù)范圍為0-90。計(jì)到90后，下一個(gè)時(shí)鐘沿回復(fù)到0，開(kāi)始下一輪計(jì)數(shù)。此外，當(dāng)檢測(cè)到特殊情況（HOLD=‘1’）發(fā)生是，計(jì)數(shù)器暫停計(jì)數(shù)。

15、　　（4）分位譯碼電路設(shè)計(jì)　　因?yàn)榭刂破鬏敵龅牡接?jì)時(shí)數(shù)值可能是1位或者2位十進(jìn)制數(shù)，所以在七段數(shù)碼管的譯碼電路前要加上分位電路（即將其分為2個(gè)1位的十進(jìn)制數(shù)，如25分為2和5，7分為0和7）。 　　與控制器一樣，分位電路同樣可以由時(shí)鐘驅(qū)動(dòng)，也可以設(shè)計(jì)成純組合邏輯電路?？刂破髦?，引入了寄存器。本次分位電路就用組合邏輯電路實(shí)現(xiàn)。</p

16、>　?。?）數(shù)碼管驅(qū)動(dòng)設(shè)計(jì)　　串行連接，即每個(gè)數(shù)碼管對(duì)應(yīng)的引腳都接在一起（如每個(gè)數(shù)碼管的a引腳都接到一起，然后再接到CPLD/FPGA上的一個(gè)引腳上），通過(guò)控制公共端為高電平控制相應(yīng)數(shù)碼管的亮、滅（共陰極數(shù)碼管的公共端為高電平時(shí)，LED不亮；共陽(yáng)極的公共端為低電平時(shí)，LED不亮）。　　串行法的優(yōu)點(diǎn)在于消耗的系統(tǒng)資源少，占用的I

17、/O口少，N個(gè)數(shù)碼管只需要（7+N）個(gè)引腳（如果需要小數(shù)點(diǎn)，則是（8+N）個(gè)引腳）。其缺點(diǎn)是控制起來(lái)不如并行法容易。　?。?）下圖為交通燈控制器的頂層文件連接圖　　四：程序設(shè)計(jì)　　1. 分頻模塊的設(shè)計(jì)及仿真圖　　LIBRARY IEE

18、E;　　USE IEEE.Std_Logic_1164.ALL;　　ENTITY FreDevider IS　　PORT　　(Clkin:IN Std_Logic;　　Clkout:OUT S

19、td_Logic);　　END;　　ARCHITECTURE Devider OF FreDevider IS　　CONSTANT N:Integer:=499;　　Signal counter:Integer range 0 to

20、N;　　signal Clk:Std_Logic;　　BEGIN 　　PROCESS(Clkin)　　begin 　　IF rising_edge(Clk

21、in)THEN　　IF Counter=N then 　　counter<=0;　　Clk<=not clk;　　else　　counter<=counter+1;</

22、p>　　end if;　　end if;　　end process;　　clkout<=clk;　　end;</p&g

23、t;　　LIBRARY IEEE;　　USE IEEE.Std_Logic_1164.ALL;　　ENTITY FreDevider1 IS　　PORT　　(Clkin:IN Std_Logic;</p&g

24、t;　　Clkout:OUT Std_Logic);　　END;　　ARCHITECTURE Devider1 OF FreDevider1 IS　　CONSTANT N:Integer:=24999;　　sig

25、nal counter:Integer range 0 to N;　　signal Clk:Std_Logic;　　BEGIN 　　PROCESS(Clkin)　　begin

26、　　IF rising_edge(Clkin)THEN　　IF Counter=N then 　　counter<=0;　　Clk<=not clk;　　else<p&g

27、t;　　counter<=counter+1;　　end if;　　end if;　　end process;　　clkout<=clk;&l

28、t;b>　　end;　?。?）控制設(shè)計(jì)　　控制器的作用是根據(jù)計(jì)數(shù)器的計(jì)數(shù)值控制發(fā)光二極管的亮、滅，以及輸出倒計(jì)時(shí)數(shù)值給七段譯管的分譯碼電路。此外，當(dāng)檢測(cè)到特殊情況（Hold=‘1’）發(fā)生時(shí)，無(wú)條件點(diǎn)亮紅色的發(fā)光二極管　　LIBRARY IEEE; &

29、lt;/p>　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY countroller IS 　　PORT (Clock:IN STD_LOGIC; 　　Hold:in std_logic; 　　CountNum:i

30、n INTEGER RANGE 0 TO 89;　　NumA:out INTEGER RANGE 0 TO 90;　　RedA,GreenA,YellowA:out std_logic; 　　RedB,GreenB,YellowB:out std_logic); <

31、b>　　END;　　ARCHITECTURE behavior OF Countroller IS 　　BEGIN　　process(Clock)　　BEGIN</

32、p>　　IF falling_edge(Clock)THEN　　IF Hold='1' THEN　　RedA<='1';　　RedB<='1';　　GreenA<='0&

33、#39;;　　GreenA<='0';　　YellowA<='0';　　YellowB<='0';　　ELSIF CountNum<=54 THEN　　Num

34、A<=55-CountNum;　　RedA<='0';　　GreenA<='1';　　YellowA<='0';　　ELSIF CountNum<=59 THEN<

35、p>　　NumA<=60;　　RedA<='0';　　GreenA<='0';　　YellowA<='1';　　ELSE </b

36、>　　NumA<=90-CountNum;　　RedA<='1';　　GreenA<='0';　　YellowA<='0';　　END

37、 IF;　　IF CountNum<=54 THEN　　RedB<='1';　　GreenB<='0';　　YellowB<='0';

38、ELSIF CountNum<=84 THEN　　RedB<='0';　　GreenB<='1';　　YellowB<='0';　　ELSe

39、　　RedB<='0';　　GreenB<='0';　　YellowB<='1';　　END IF;　　end if;</b

40、>　　END PROCESS;　　END;　?。?）計(jì)數(shù)器的設(shè)計(jì)　　這里計(jì)數(shù)器的計(jì)數(shù)范圍為0—90S 。計(jì)到45后,下一個(gè)時(shí)鐘沿回復(fù)到0,開(kāi)始下一輪計(jì)數(shù).此外,當(dāng)檢測(cè)到特殊情況(Hold=‘

41、1‘)發(fā)生時(shí)，計(jì)數(shù)器暫停計(jì)數(shù)。　　程序如下：　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY counter IS 　　PORT

42、(clock:IN STD_LOGIC; 　　Hold:in std_logic;　　countNum:BuFFeR INTEGER RANGE 0 TO 90);　　END;　　ARCHITECTURE behavior OF co

43、unter IS 　　BEGIN　　Process（Clock）　　BEGIN　　IF rising_edge(Clock) THEN　　IF Hold=

44、'1' then　　countNum<=countNum;　　ELSE　　IF countNum=90 THEN　　countNum<=0;　　E

45、LSE　　countNum<=countNum+1;　　END IF;　　END IF;　　END PROCESS;<b&

46、gt;　　END;　　波形分析：由圖可知在脈沖作用下，東西方向的紅綠黃燈，南北方向的紅綠黃燈，皆按照程序中要求的實(shí)現(xiàn)。　?。?）分位譯碼電路設(shè)計(jì)　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; </p&

47、gt;　　ENTITY Fenwei IS　　PORT　　(Numin:IN integer RANGE 0 TO 90;　　NumA,NumB:OUT Integer RANGE 0 to 9

48、　　);　　END;　　ARCHITECTURE behavior OF Fenwei IS 　　BEGIN　　process(Numin)<p&

49、gt;　　BEGIN　　IF Numin>=60 THEN　　NumA<=10;　　NumB<=10;　　elsIF Numin>=5

50、0 THEN　　NumA<=5;　　NumB<=Numin-50;　　elsIF Numin>=40 THEN　　NumA<=4;

51、　　NumB<=Numin-40;　　ELSIF Numin>=30 THEN　　NumA<=3;　　NumB<=Numin-30;　　ELSIF Numin>=20 THEN&l

52、t;p>　　NumA<=2;　　NumB<=Numin-20;　　ELSIF Numin>=10 THEN　　NumA<=1;　　NumB<=Numin-10;

53、　　ELSE 　　NumA<=0;　　NumB<=Numin;　　END IF;　　END PROCES

54、S;　　END;　?。?）數(shù)碼管驅(qū)動(dòng)設(shè)計(jì)　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY bcd_data IS

55、;　　PORT　　(bcd_data:in STD_LOGIC_VECTOR(3 downto 0);　　segout: out STD_LOGIC_VECTOR(6 downto 0)　　);

56、　　END;　　ARCHITECTURE behavior OF bcd_data IS 　　BEGIN　　process(bcd_data)　　BEGIN&

57、lt;/b>　　case bcd_data is　　when "0000"=>segout<="1111110";　　when "0001"=>segout<="0110000";

58、　　when "0010"=>segout<="1101101"; 　　when "0011" =>segout<="1111001" ;　　when "0100" =>segout<=&quo

59、t;0110011" ;　　when "0101"=>segout<="1011011" ;　　when "0110"=>segout<="0011111" ;　　when "0111

60、"=>segout<="1110000" ;　　when "1000" =>segout<="1111111" ;　　when "1001" =>segout<="1110011";&

61、lt;p>　　when "1010"=>segout<="0000000";　　when others =>null;　　END CASE;　　END PROCESS;&

62、lt;b>　　END;　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_unsigned.ALL; 　　ENTITY dtsm IS<

63、;p>　　PORT(clk:in STD_LOGIC;　　NumA,NumB,NumC,NumD: in STD_LOGIC_VECTOR(3 downto 0);　　segout1:out STD_LOGIC_VECTOR(6 downto 0);　　led_sel: out STD_LOGIC_VECT

64、OR(3 downto 0));　　END dtsm;　　architecture bhv of dtsm is　　component bcd_data is 　　port (bcd_data:in STD_LOGIC_VECTOR(

65、3 downto 0);　　segout:out STD_LOGIC_VECTOR(6 downto 0));　　end component;　　signal x:STD_LOGIC_VECTOR(3 downto 0);　　signal q:STD_LOGIC_VECT

66、OR(1 downto 0);　　begin　　p1:process(clk)　　begin　　if clk'event and clk ='1' then</p&g

67、t;　　Q<= Q + '1';　　end if;　　end process;　　p2:process(Q)　　begin<

68、;p>　　case Q is　　when"00"=>led_sel<="1110";x<=NumD;　　when"01"=>led_sel<="1101";x<=NumC;

69、　　when"10"=>led_sel<="1011";x<=NumB;　　when"11"=>led_sel<="0111";x<=NumA;　　when others=>null;<

70、p>　　end case;　　end process;　　u1:bcd_data PORT map(bcd_data=>x,segout=>segout1);　　end;　　波形

71、分析：由上圖可看出倒計(jì)時(shí)函數(shù)是正確的。由于采用的是動(dòng)態(tài)顯示可能仿真的波形看的不是很明顯！　　(6)頂層文件設(shè)置　　library ieee;　　use ieee.std_logic_1164.all;　　entity jiaotong

72、deng is　　port(clk1:in std_logic;　　reset1:in std_logic;　　hold1:in std_logic;　　segout2:out std_logic_vector(6 downto 0);<p&

73、gt;　　led_sel1:out std_logic_vector(3 downto 0);　　reda1,yellowa1,greena1:out std_logic;　　redb1,yellowb1,greenb1:out std_logic);　　end jiaotongdeng;

74、　　architecture aa11 of jiaotongdeng is　　component FreDevider　　PORT　　(Clkin:IN Std_Logic;　　Clkout:OUT Std_Log

75、ic);　　END component;　　component FreDevider1　　PORT　　(Clkin:IN Std_Logic;　　Clkout:OUT Std_Logic);&

76、lt;/p>　　END component;　　component countroller　　PORT (Clock:IN STD_LOGIC; 　　Hold:in std_logic; 　　CountNum:in INTEGER RANGE

77、0 TO 89;　　NumA:out INTEGER RANGE 0 TO 90;　　RedA,GreenA,YellowA:out std_logic; 　　RedB,GreenB,YellowB:out std_logic); 　　END component;<

78、/p>　　component counter 　　PORT (clock:IN STD_LOGIC; 　　reset:in std_logic; 　　Hold:in std_logic;　　countNum:BuFFeR INTEGER RAN

79、GE 0 TO 90);　　END component;　　component Fenwei 　　PORT　　(Numin:IN integer RANGE 0 TO 90;　　NumA,Nu

80、mB:OUT Integer RANGE 0 to 9　　);　　END component;　　component dtsm 　　PORT(clk:in STD_LOGIC;　　NumA,N

81、umB: in Integer RANGE 0 to 9;　　segout1:out STD_LOGIC_VECTOR(6 downto 0);　　led_sel: out STD_LOGIC_VECTOR(3 downto 0));　　END component;　　s

82、ignal a,b:std_logic;　　signal c:INTEGER RANGE 0 TO 89;　　signal d:INTEGER RANGE 0 TO 90;　　signal e,f:Integer RANGE 0 to 9;　　begin

83、　　u1: FreDevider port map(clkin=>clk1,clkout=>a);　　u2: FreDevider1 port map(clkin=>a,clkout=>b);　　u3:counter port map(clock=>b,r

84、eset=>reset1,hold=>hold1,countnum=>c);　　u4:countroller port map(clock=>b,hold=>hold1,countnum=>c,numa=>d,reda=>reda1,greena=>greena1,yellowa=>yellowa1,redb=>redb1,gre

85、enb=>greenb1,yellowb=>yellowb1);　　u5:fenwei port map(numin=>d,numa=>e,numb=>f);　　u6:dtsm port map(clk=>clk1,numa=>e,numb=>f,segout1=>segout2,

86、led_sel=>led_sel1);　　end aa11;　　五：設(shè)計(jì)創(chuàng)新　　1﹑ 模塊化編程，模塊化接線，再編譯總原理圖，思路比較清楚解容易。　　2﹑ 可以比較容易的改變紅綠燈的時(shí)間。&

87、lt;/p>　　3﹑有的模塊可以供其它任務(wù)通用。　　六：心得體會(huì)　　通過(guò)這次課程設(shè)計(jì)，加強(qiáng)了我們動(dòng)手﹑思考和解決問(wèn)題的能力。剛開(kāi)始在網(wǎng)上找了篇?jiǎng)e人的設(shè)計(jì)，感覺(jué)蠻好的就不想自己動(dòng)手編了。圖書館也有好多這方面的書籍，所以連修改都不想自己動(dòng)手了。因?yàn)閯e人的程序沒(méi)有頂層文件，就到圖書館找書。好多時(shí)

88、間就浪費(fèi)在這上面了。后來(lái)老師提醒說(shuō)：只要是自己編的，哪怕再簡(jiǎn)單都是優(yōu)秀。課程設(shè)計(jì)最重要的是自己動(dòng)手體驗(yàn)，否則就沒(méi)有意義了。后來(lái)自己也覺(jué)得全抄別人的沒(méi)意思。就把EDA教材關(guān)于模塊化設(shè)計(jì)的又看了一遍。發(fā)現(xiàn)豁然開(kāi)朗，其實(shí)模塊化設(shè)計(jì)很簡(jiǎn)單。而其感覺(jué)印象特深，真正的把它學(xué)會(huì)了。　　通過(guò)這次課程設(shè)計(jì)，我也覺(jué)得自己不是很喜歡焊板子。以后學(xué)習(xí)中就側(cè)重于程序方面的知識(shí)。

89、　還有一個(gè)遺憾就是覺(jué)得關(guān)于狀態(tài)機(jī)方面的知識(shí)還沒(méi)有掌握。有空會(huì)補(bǔ)上的！　　最后這次課程設(shè)計(jì)終于順利完成了，在設(shè)計(jì)中遇到了很多問(wèn)題，多虧了老師的指導(dǎo)，才能解決那么多的問(wèn)題。在此對(duì)老師說(shuō)一聲：“謝謝”。﹗　　七﹑參考文獻(xiàn)　?。?）潘松，黃繼業(yè).2006.EDA技術(shù)使用教程.北京：科

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