1、<p>　　課 程 設(shè) 計 報 告</p><p>　　指導(dǎo)教師： 職稱: 教授 </p><p>　　2013年 9 月 9 日</p><p><b>　　一、課程設(shè)計任務(wù)：</b></p><p>　　1、本次課程設(shè)計的目的是：</p>&

2、lt;p>　　(1)、使學(xué)生對電子的一些相關(guān)知識有感性認(rèn)識，加深電類有關(guān)課程的理論知識；</p><p>　　(2)、掌握電子元件的焊接、電氣元件的安裝、連線等基本技能，培養(yǎng)學(xué)生閱讀電氣原理圖和電子線路圖的能力；</p><p>　　(3)、在生產(chǎn)實踐中，激發(fā)學(xué)生動手、動腦、勇于創(chuàng)新的積極性，培養(yǎng)學(xué)生嚴(yán)謹(jǐn)、認(rèn)真、踏實、勤奮的學(xué)習(xí)精神和工作作風(fēng)，為后續(xù)專業(yè)課程的學(xué)習(xí)打下堅實的基礎(chǔ)。&l

3、t;/p><p>　　2、本次課程設(shè)計的內(nèi)容和要求：</p><p>　　多路搶答器設(shè)計內(nèi)容：</p><p>　　(1)、搶答開始時，由主持人按下復(fù)位開關(guān)清除信號，用發(fā)光二極管作為輸出顯示信號標(biāo)志。</p><p>　　(2)、當(dāng)主持人宣布“搶答開始”后，先按鍵者相應(yīng)的發(fā)光二極管點亮；</p><p>　　(3)、有人按

4、鍵被響應(yīng)的同時，應(yīng)有信號發(fā)出去鎖住其余幾個搶答者的電路，不再接收其它信號，直到主持人再次清除信號為止。當(dāng)達(dá)到限定時間時，發(fā)出聲響以示警告。</p><p>　　(4)、在電路中設(shè)計一個計時功能電路，要求計時電路按秒顯示，最多時限為1分鐘，當(dāng)時間顯示一旦到達(dá)59秒，下一秒系統(tǒng)自動取消搶答權(quán)，信號被自動清除，搶答重新開始。亦可倒計時顯示。</p><p>　　(5)、至少4路信號搶答設(shè)計。&l

5、t;/p><p>　　多路搶答器設(shè)計要求：</p><p>　　(1)、按照設(shè)計指標(biāo)的要求，完成所選題目仿真電路的設(shè)計；</p><p>　　(2)、完成收音機(jī)的焊接和調(diào)試；</p><p>　　(3)、完成設(shè)計說明書（即設(shè)計報告）的書寫。</p><p>　　二、設(shè)計方案的原理及流程框圖：</p><

6、p><b>　　設(shè)計方案的原理：</b></p><p>　　該電路主要的芯片：編碼器74LS148，譯碼器74LS138，鎖存器74LS273。</p><p>　　搶答開始時，74LS148的各引腳均輸出高電平，EI端為低電平，處于允許輸入狀態(tài)，受編碼器輸出端的影響，芯片74LS273即鎖存器的CLK端為低電平，即使得鎖存器的輸出端保持低電平，因此經(jīng)或非門的

7、影響，在某選手搶答成功前，“搶答顯示燈”處于“亮”的狀態(tài)，同時74LS160的ENP、ENT端處于高電平狀態(tài)，使得計數(shù)器一直處于計數(shù)狀態(tài)（最大到60秒），并在58秒時，計數(shù)器高電平觸發(fā)蜂鳴器和發(fā)光二極管，若在有限的時間內(nèi)，8位選手均為搶答，則計數(shù)器達(dá)到60秒時，高位向ENP、ENT端輸入低電平，使計數(shù)器保持在60秒，此時各位選手均處于禁止輸入狀態(tài)，直至主持人按下清零開關(guān)。</p><p>　　當(dāng)某位選手搶答成功時

8、，編碼器的輸出端的某引腳為低電平，經(jīng)過各個門電路的影響，鎖存器的時鐘信號CLK端為上升沿，此選手的“信息”被鎖存，此時“選手序號顯示器”顯示該選手的序號，此時鎖存器的輸出端信號經(jīng)過門電路“反饋”到時鐘信號CLK端，使得CLK保持低電平，而編碼器的EO端為高電平，經(jīng)由門電路，反饋到EI端，EI端被置高電位，使其他的選手出去搶答禁止?fàn)顟B(tài)；而此時經(jīng)由門電路輸出的低電平使得“搶答顯示燈”的電平實現(xiàn)了“高——低”的轉(zhuǎn)換，而計數(shù)器的ENP、ENT端

9、也被置為低電平，計數(shù)停止；鎖存器輸出端經(jīng)過譯碼器74LS138的譯碼，使得對應(yīng)的“選手顯示燈”、蜂鳴器以及發(fā)光二極管被置于高電平。故有選手搶答時，“選手顯示燈”以及發(fā)光二極管發(fā)光、蜂鳴器被激發(fā)、計數(shù)器停止計數(shù)、“選手搶答顯示燈”熄滅。</p><p>　　當(dāng)選手搶答完成后，主持人端按下服務(wù)開關(guān)，搶答計數(shù)器的～CLK端置低電平，答計數(shù)器清零，同時ENP、ENT端被置高電平，計數(shù)器處于可計數(shù)狀態(tài)，與此同時，由于復(fù)位開

10、關(guān)的影響，編碼器的輸出為高電平，鎖存器的輸出為低電平，經(jīng)過門電路的影響，“選手搶答顯示燈”被置高電平，再次被點亮；“選手顯示燈”被置低電平，熄滅，同時蜂鳴器和發(fā)光二極管也從高電位轉(zhuǎn)換到低電位，停止工作。故實現(xiàn)了各個位置的復(fù)位功能。</p><p><b>　　設(shè)計方案的流程圖：</b></p><p>　　三、設(shè)計過程中的主要器件：</p><p&

11、gt;　　整個設(shè)計過程的主要芯片是加法計數(shù)器74LS160、優(yōu)先編碼器7 4LS148、鎖存器74LS273、譯碼器74LS138以及數(shù)碼管等器件。以下介紹設(shè)計過程中的主要芯片</p><p>　　(1)、選手的搶答過程的完成主要依靠優(yōu)先編碼器74LS148來完成：</p><p><b>　?。ü苣_圖）</b></p><p>　　上圖為有限

12、編碼器74LS148的管腳圖。74LS148 為 8 線－3 線優(yōu)先編碼器，共有 54/74148 和 54/74LS148 兩種線路結(jié)構(gòu)型式， 將 8 條數(shù)據(jù)線（0－7）進(jìn)行 3 線(4-2-1)二進(jìn)制（八進(jìn)制）優(yōu)先編碼，即對最高位數(shù)據(jù)線進(jìn)行譯碼。 利用選通端（EI）和輸出選通端（EO）可進(jìn)行八進(jìn)制擴(kuò)展。</p><p><b>　?。ㄐ酒苣_說明）</b></p><

13、p><b>　?。ㄕ嬷当恚?lt;/b></p><p>　　編碼器74LS148各個引腳之間可同時輸入，但是它會自動地根據(jù)各引腳之間的優(yōu)先級別進(jìn)行編譯，保證了搶答工作的有序進(jìn)行。</p><p>　　(2)、計時工作的完成主要依靠芯片加法器74LS160來完成：</p><p><b>　　（管腳圖）</b></p

14、><p>　　74LS160是十進(jìn)制異步加法計數(shù)器。上圖是它的管腳圖，其中～CR端是異步清零端，～LD端是預(yù)置數(shù)控制端，D0~D3是預(yù)置數(shù)據(jù)輸入端，CTT~CTP是計數(shù)使能端，CO是進(jìn)位輸出端（CO= Q1Q2Q3Q4·CTT）。</p><p><b>　　（芯片真值表）</b></p><p>　　由此可知，74LS160具有以下功能

15、：</p><p>　　異步清零。當(dāng)～CR=0時，無論其他各輸入端的狀態(tài)如何，計數(shù)器輸出均被直接置“0”，成為異步清零；</p><p>　　同步預(yù)置數(shù)。當(dāng)～CR=1，～LD=0且在時鐘脈沖CP上升沿作用時，計數(shù)器將D3 D2 D1 D0同時置入Q1Q2Q3Q4，使D3 D2 D1 D0= Q1Q2Q3Q4，由于置數(shù)操作要與CP上升沿同步，所有稱為同步預(yù)置數(shù)；</p><

16、;p>　　保持（禁止）。～CR =～LD=1且CTP ﹒CTT=0時，不論有無CP脈沖作用，計數(shù)器都將保持原有的狀態(tài)不變（停止計數(shù)）；</p><p>　　計數(shù)。～LD=～CR= CTP =CTT=1時，74LS160處于計數(shù)狀態(tài)。</p><p>　　(3)、搶答電路的鎖存功能由鎖存器74LS273來完成：</p><p><b>　?。ü苣_圖）&

17、lt;/b></p><p>　　74LS273是帶有清除端的8D觸發(fā)器，只有在清除端保持高電平時，才具有鎖存功能，鎖存控制端為11腳CLK，采用上升沿鎖存。 CPU 的ALE信號必須經(jīng)過反相器反相之后才能與74LS273的控制端CLK 端相連。</p><p>　　74LS273是一種帶清除功能的8D觸發(fā)器， 1D～8D為數(shù)據(jù)輸入端，1Q～8Q為數(shù)據(jù)輸出端，正脈沖觸發(fā)，低電平清除，

18、常用作8位地址鎖存器?！?lt;/p><p><b>　　該芯片的功能如下：</b></p><p>　　a、1管腳是復(fù)位輸入端CLR，低電平有效，當(dāng)1腳是低電平的時候，2（Q1）、5(Q2)、6(Q3)、9(Q4)、12(Q5)、15(Q6)、16(Q7)、19(Q8)全部輸出0，即全部復(fù)位；</p><p>　　b、當(dāng)1管腳是高電平的時候，11

19、（CLK）是鎖存控制端，并且是上升沿觸發(fā)鎖存，每當(dāng)11管腳有一個上升沿信號，立即鎖存輸入腳3、4、7、8、13、14、17、18的電平狀態(tài)，并且立即呈現(xiàn)在輸出腳2（Q1）、5(Q2)、6(Q3)、9(Q4)、12(Q5)、15(Q6)、16(Q7)、19(Q8)上。</p><p>　　(4) 、“選手搶答顯示燈”的顯示主要依靠譯碼器74LS138來完成</p><p><b>

20、　?。ü苣_圖）</b></p><p><b>　　工作原理：</b></p><p>　?、佼?dāng)一個選通端（E1）為高電平，另兩個選通端（(/E2))和/(E3)）為低電平時，可將地址端（A0、A1、A2）二進(jìn)制編碼在Y0至Y7對應(yīng)的輸出端以低電平譯出。比如：A2A1A0=110時，則Y6輸出端輸出低電平信號。</p><p>　　

21、②利用 E1、E2和E3可級聯(lián)擴(kuò)展成 24 線譯碼器；若外接一個反相器還可級聯(lián)擴(kuò)展成 32 線譯碼器。</p><p>　　③若將選通端中的一個作為數(shù)據(jù)輸入端時，74LS138還可作數(shù)據(jù)分配器。</p><p>　?、芸捎迷?086的譯碼電路中，擴(kuò)展內(nèi)存。</p><p><b>　?。ㄐ酒嬷当恚?lt;/b></p><p&g

22、t;　　(5)、整個電路圖總的零件清單：</p><p><b>　　四、綜合邏輯電路圖</b></p><p>　　總的邏輯電路圖如下所示：</p><p><b>　　部分電路：</b></p><p><b>　　計數(shù)器電路</b></p><p>

23、;<b>　　優(yōu)先編碼電路</b></p><p><b>　　選手序號顯示電路</b></p><p>　　調(diào)試運行電路（以4號為例）：</p><p>　　五、仿真調(diào)試過程中遇到的問題</p><p>　　此次課程設(shè)計完全是個人參與完成，再者，加上自己的基本功不扎實，很多東西都需要從頭開始學(xué)習(xí)實

24、踐以加深了解。在設(shè)計過程中遇到了很多問題：</p><p>　　(1)、因為該設(shè)計是8路搶答器，所以數(shù)碼管必須能顯示“1——8”8個數(shù)字，同時，由于存在清零功能，所以還必須能顯示“0”。</p><p>　　問題：由于優(yōu)先編碼器74LS148N只有三個輸出端，所以連接在鎖存器74LS273N上的數(shù)碼管只能顯示“0——7”，雖然可以將選手分別定義為“0號——7號”，但是由于清零功能的存在，就

25、使得0號選手的序號顯示與清零功能的實現(xiàn)相悖，只能將選手定義為“1號——8號”。</p><p>　　解決方法：由于只有當(dāng)數(shù)碼管上顯示“8”時，最高位才是高電平“1”，其他三位為低電平“0”，只要其他三位有高電平“1”存在，高位就是低電平“0”，所以將優(yōu)先編碼器的三位輸出“與非”處理作為鎖存器的高位輸入；但是這時又遇到了問題——當(dāng)無人搶答時，鎖存器的輸出端直接顯示“8”即：清零時，數(shù)碼管的高位也為“1”。當(dāng)在清零狀

26、態(tài)下時，編碼器的三位輸出為高電平“1”，8號輸入端D7為高電平“1”，這時鎖存器的4D輸入端需要為“0”；當(dāng)8號選手搶答即D7為低電平“0”，編碼器的三位輸出為高電平“1”，這時鎖存器的4D輸入端需要為高電平“1”。所以在上述前提下，將編碼器的“8號選手輸入”也與三位輸出“與非”作為鎖存器的高位輸入。</p><p>　　(2)、鎖存器的時鐘信號CLK一旦有一個上升沿，就鎖存輸入過來的信號，因此清零結(jié)束后，CLK

27、的電平必須是低電平“0”。</p><p>　　問題：當(dāng)有選手搶答時，優(yōu)先編碼器的輸出端既有“0”輸出，這時就要給CLK一個上升沿，所以將三位輸出端“與非”處理。但是這時遇到了一個問題，當(dāng)選手沒有搶答即編碼器的8位輸入都為高電平“1”和7號選手搶答即編碼器的D0輸入低電平“0”時，編碼器的三位輸出都為高電平“1”，這就使得即使7號搶答，CLK也不會有上升沿，導(dǎo)致鎖存器不會“接受”7號選手的脈沖信息，數(shù)碼管上也就不

28、會顯示“7”這個數(shù)字。</p><p>　　解決辦法：選手的信息對于鎖存器74LS273N是否“有效”，其實最終取決于時鐘信號CLK，也就是選手的輸入信息是否能使CLK出現(xiàn)上升沿。當(dāng)7號選手及其他選手均沒有搶答時（此時7號的輸入端D0為“0”），編碼器的三位輸出都為高電平“1”，此時要使CLK為低電平“0”；當(dāng)7號選手搶答時（此時7號選手的輸入端D0為“1”），編碼器的三位輸出仍舊為高電平“1”，但是此時需要時鐘

29、信號CLK為“1”即有上升沿。從以上這個條件可以知道，將7號的輸入端D0與編碼器的三位輸出“與非”處理作為時鐘信號即可滿足以上結(jié)論。</p><p>　　(3)、EI是編碼器的使能端，當(dāng)～EI端為“0”時，八位選手才能搶答，否則，禁止搶答。</p><p>　　問題：有第二個問題中已經(jīng)講明，為了解決問題(2)，將7號選手的輸入端與編碼器的三位輸出端經(jīng)與非門處理后作為鎖存器的時鐘電路，使得7

30、號選手端的輸入直接“跨過了”使能端，不受任何限制，因此這就導(dǎo)致了一個問題——即便有一位除7號以外的選手已經(jīng)搶答成功，只要7號選手按下?lián)尨鹌?，?shù)碼管上仍舊顯示“7”。</p><p>　　解決方法：EI使能端決定著優(yōu)先編碼器是否能接受8位選手的搶答信號，但是并不能決定數(shù)碼管上是否能顯示選手的序號，也就是說：雖然7號選手的信號在其他選手之后仍舊被編碼器接受編碼了，但是這并不意味著鎖存器可以鎖存這個信號，此時要看鎖存器

31、的CLK是否為上升沿，如果在其他選手搶答完成后，即使7號選手端有輸入，我們也能一直保持CLK端為低電平，那么也可以清除7號選手對其他選手的干擾。這時注意到，當(dāng)無人搶答時，數(shù)碼管的四位輸入都為低電平“0”，當(dāng)有人搶答時，數(shù)碼管的四位輸入至少有一位是高電平“1”，因此，可以采取這種措施：將數(shù)碼管的四位輸入經(jīng)與非門處理，然后再將其與“優(yōu)先編碼器的三位輸出與7號選手端的輸入與非后的結(jié)果”以及主持人清零端（為了使主持人可以隨時將電路清零）經(jīng)與處理

32、，將這個結(jié)果作為時鐘信號端CLK的輸入，便可滿足以上目的。</p><p><b>　　六、個人體會與收獲</b></p><p>　　雖然上學(xué)期也有過課程設(shè)計任務(wù)，但是由于是小組任務(wù)，所以相對而言，個人任務(wù)比較少、比較輕松。這次8路搶答器雖然較簡單，但是那種通過自己查閱資料，然后再一點一點突破難關(guān)的過程是一個“痛并快樂著”的體驗。</p><p&