1、<p>　　本科畢業(yè)設(shè)計(論文)</p><p><b>　?。ǘ?屆）</b></p><p><b>　　電參數(shù)測量系統(tǒng)設(shè)計</b></p><p>　　所在學院 </p><p>　　專業(yè)班級 電子信息工程

2、 </p><p>　　學生姓名 學號 </p><p>　　指導(dǎo)教師 職稱 </p><p>　　完成日期 年 月 </p><p><b>　　摘 要</b></p&g

3、t;<p>　　隨著我國電力電子工業(yè)近年來的迅猛發(fā)展以及各種復(fù)雜、精密、對電能質(zhì)量敏感的用電設(shè)備的普及，使人們對電能質(zhì)量的要求也越來越高，因而進行有效的電量參數(shù)的測量、監(jiān)控與分析，已經(jīng)成為一項迫切而又重要的任務(wù)。</p><p>　　本系統(tǒng)是以TI公司的TMS320F2812 DSP芯片為核心并且結(jié)合了高精度的16位模數(shù)轉(zhuǎn)換芯片ADS8364來實現(xiàn)。在電路的時序控制方面采用了CPLD來控制，這樣就可

4、以使系統(tǒng)同時實現(xiàn)頻率的跟蹤和同步采樣的功能,并給出了VHDL程序設(shè)計，最后再結(jié)合實際的電路系統(tǒng)原理圖，介紹了各模塊的運行原理，進行了系統(tǒng)硬件和軟件方面的設(shè)計。</p><p>　　實踐表明：該系統(tǒng)設(shè)計基本上可以達到預(yù)期的要求和目標，各模塊結(jié)構(gòu)相互關(guān)聯(lián)，具有很好的擴展性和移植性，滿足了對電量參數(shù)進行測量的需要。</p><p>　　關(guān)鍵詞：參數(shù)測量，F(xiàn)IR濾波，DSP，CPLD</p&

5、gt;<p>　　Electrical Parameters Measurement System Design</p><p><b>　　Abstract</b></p><p>　　With the rapid development of power electronics industry in recent years and various

6、 complex,precision,power quality sensitive to the popularity of electrical equipment,it make people to the electric power quality request is more and more high,thus for effective power parameters measurement,monitoring a

7、nd analysis,has become an urgent and importment tasks.</p><p>　　This system is based on TMS320F2812 of TI company and high precise 16-bit analog-digit transform chip ADS8364. In the time sequence control res

8、pect, it uses CPLD to realize frequent tracking and synchronized sampling function,at the same time it gives the VHDL programming.Finally combining practical circuit system dragram,introduces the operation principle of e

9、ach module and has a design on hardware and software section.</p><p>　　Practice shows that the design achieves the expected requirements and goals, each module structure connected ,has the very good expansib

10、ility and portability, it meets the needs of measurement of the electrical factors.</p><p>　　Keywords: parameters measurement, FIR filter, DSP,CPLD</p><p><b>　　目 錄</b></p><

11、;p><b>　　摘 要I</b></p><p>　　AbstractII</p><p><b>　　1 緒論1</b></p><p>　　1.1 課題的來源1</p><p>　　1.2 課題的意義1</p><p>　　1.3 電參數(shù)測量系統(tǒng)國內(nèi)外

12、發(fā)展現(xiàn)狀1</p><p>　　1.3.1 基于對正余弦周期信號模型的研究現(xiàn)狀1</p><p>　　1.3.2 基于對非周期信號模型的研究現(xiàn)狀2</p><p>　　1.3.3 基于對離散頻譜分析模型的研究現(xiàn)狀2</p><p>　　1.3.4 基于對數(shù)字信號處理器的國內(nèi)外研究現(xiàn)狀2</p><p>　　1

13、.4 課題研究的主要內(nèi)容3</p><p>　　2電參數(shù)測量的標準及方案設(shè)計4</p><p>　　2.1 交流電參數(shù)的測量標準及問題4</p><p>　　2.1.1 交流電參數(shù)測量的標準4</p><p>　　2.1.2 電參數(shù)測量的問題5</p><p>　　2.2 電參數(shù)測量系統(tǒng)的方案設(shè)計5<

14、/p><p>　　2.2.1 系統(tǒng)設(shè)計的規(guī)則要求5</p><p>　　2.2.2 系統(tǒng)總體方案的確定6</p><p>　　3測量與信號處理的算法研究8</p><p>　　3.1 FIR 濾波器模型的建立8</p><p>　　3.1.1 FIR數(shù)字濾波器簡介8</p><p>　　3

15、.1.2 FIR濾波器的算法實現(xiàn)9</p><p>　　3.2 基于周期法測量各參數(shù)的算法實現(xiàn)9</p><p>　　3.2.1 周期測量法9</p><p>　　3.2.2 傅里葉變換測量法10</p><p>　　4 電參數(shù)測量系統(tǒng)的硬件設(shè)計12</p><p>　　4.1 硬件平臺的總體設(shè)計12<

16、;/p><p>　　4.1.1 系統(tǒng)硬件部分的設(shè)計原則12</p><p>　　4.1.2硬件部分的總體設(shè)計方案12</p><p>　　4.2 系統(tǒng)硬件各模塊的實現(xiàn)13</p><p>　　4.2.1 信號處理模塊13</p><p>　　4.2.2 A/D轉(zhuǎn)換模塊13</p><p>

17、　　4.2.3 DSP數(shù)據(jù)處理模塊14</p><p>　　4.2.4 邏輯控制模塊17</p><p>　　4.2.5 通信接口顯示模塊19</p><p>　　5.1 控制部分軟件設(shè)計21</p><p>　　5.1.1 軟件系統(tǒng)程序流程的設(shè)計21</p><p>　　5.1.2 系統(tǒng)軟件部分程序22&

18、lt;/p><p>　　5.2 DSP部分軟件設(shè)計25</p><p>　　5.2.1 DSP程序設(shè)計概述25</p><p>　　5.2.2 數(shù)據(jù)的采集26</p><p>　　5.2.3 頻率的計算26</p><p>　　5.2.4 其它電參數(shù)的計算27</p><p>　　5.2.

19、5 與PC口的串行通信27</p><p><b>　　6 總結(jié)29</b></p><p><b>　　參考文獻30</b></p><p>　　致 謝錯誤!未定義書簽。</p><p><b>　　附 錄31</b></p><p><

20、;b>　　1 緒論</b></p><p><b>　　1.1 課題的來源</b></p><p>　　近些年來，隨著我們國家在電力電子技術(shù)、自動控制技術(shù)、測量技術(shù)以及計算機技術(shù)等高新技術(shù)方面的迅猛發(fā)展，電能質(zhì)量的好壞對于一個電力系統(tǒng)的安全經(jīng)濟運行，保證產(chǎn)品質(zhì)量和科學實驗的正常進行以及有效地降低能耗等方面均有重要的意義。為了徹底地改善這種狀況，對一個

21、電力電子系統(tǒng)進行完整地分析和監(jiān)測，就成為了檢測技術(shù)的一個重要的研究方向。因此，能否準確、完整地對各種電量的參數(shù)進行測量和分析是成功的關(guān)鍵所在。</p><p><b>　　1.2 課題的意義</b></p><p>　　眾所周知，電力系統(tǒng)正常、安全、高效的運行對于國民經(jīng)濟和社會的健康發(fā)展都有著極為重要的意義。在各種工業(yè)生產(chǎn)和人們的日常生活中，電力對社會和個人有著密切的

22、關(guān)系，因為電壓、電流的過高和過低，均能影響到各種電器設(shè)備的正常使用，所以對電流、電壓、有功功率、無功功率、功率因數(shù)以及頻率等電量參數(shù)進行精確地檢測可以很快地掌握各供電線路和設(shè)備的運行狀況，并能夠及時發(fā)現(xiàn)電路中存在的各種隱患，進而采取一些合理有效地措施來保證各系統(tǒng)及設(shè)備的良好運轉(zhuǎn)。</p><p>　　隨著我國經(jīng)濟的高速度發(fā)展，在化工、冶金、電力等行業(yè)，以及家用電器中非線性負荷的使用日漸增多，特別是一些大功率設(shè)備的

23、大量應(yīng)用，導(dǎo)致在電力系統(tǒng)中產(chǎn)生大量的高次諧波，進而引起電壓、電流的波形發(fā)生畸變，電力諧波不僅會嚴重危害各種供電設(shè)備和儀器儀表，促使其供電質(zhì)量下降，從而不能準確地反映電力系統(tǒng)運行的情況，損害了用戶的切身利益，同時也會對電力系統(tǒng)本身造成不良影響和嚴重的危害。</p><p>　　從以上的研究可知，研制出一種較實用的電量參數(shù)測量系統(tǒng)裝置具有非常重要的意義，它不僅可以對電壓、電流、功率、功率因數(shù)和頻率等重要的電力參數(shù)進行

24、實時檢測，還可以對各種電力系統(tǒng)中的高次諧波進行實時的分析，從而使人們可以采取進一步的措施，減少諧波的污染，保證電能的質(zhì)量，保證電力系統(tǒng)能夠安全、可靠、經(jīng)濟地運行。</p><p>　　1.3 電參數(shù)測量系統(tǒng)國內(nèi)外發(fā)展現(xiàn)狀</p><p>　　1.3.1 基于對正余弦周期信號模型的研究現(xiàn)狀</p><p>　　從正余弦信號的變化情況出發(fā)，利用正余弦函數(shù)的特性，從若干個

25、采樣值中計算出各信號的參數(shù)，如采樣值累計算法、最大值算法、采樣值積算法、Mann-Morrison導(dǎo)數(shù)算法、三采樣值算法和解方程算法等。以上這些算法的特點是原理簡單，信號觀測時間短、采樣點數(shù)較少，因而計算量較小、響應(yīng)速度較快，但是容易受到高次諧波，隨機干擾信號的影響。</p><p>　　1.3.2 基于對非周期信號模型的研究現(xiàn)狀</p><p>　　該算法是對信號觀測模型進行數(shù)學變換，將

26、待測量的數(shù)值表示為樣本值來估計。該算法簡明，計算量不大，較傳統(tǒng)的周期法稍有所改進，但難以適應(yīng)非穩(wěn)定頻率下的測量，即使在穩(wěn)定的條件下，也必須有嚴格的前置濾波環(huán)節(jié)，且算法推導(dǎo)過程較復(fù)雜，精確度總體不高。</p><p>　　1.3.3 基于對離散頻譜分析模型的研究現(xiàn)狀</p><p>　　DFT（離散傅里葉變換）或其快速算法（FFT）是頻譜分析的主要方法，目前在電量參數(shù)測量領(lǐng)域中應(yīng)用較為廣泛。

27、DFT(FFT)是一種典型的數(shù)字濾波技術(shù)，它可以分離出信號的基波分量和高次諧波分量，進而得到信號各頻率分量的幅值、頻率和相位。DFT能夠準確地求出信號的參數(shù)，其準確度和穩(wěn)定度都較好，而且計算量相對較小。但如果信號的采樣沒有保持同步的話，DFT法就會產(chǎn)生頻譜泄漏和柵欄效應(yīng)，導(dǎo)致測試出現(xiàn)偏差，尤其是相位誤差和高次諧波參數(shù)檢測誤差大。</p><p>　　1.3.4 基于對數(shù)字信號處理器的國內(nèi)外研究現(xiàn)狀</p&g

28、t;<p>　　1982年，美國TI公司推出了TMS320系列DSP芯片中的第一代DSP TMS320010及其系列芯片，之后又相繼推出了第二代DSP芯片TMS320020，第三代DSP芯片TMS320C30/C31/C32/C33C,第四代DSP芯片TMS320C40/C44，第五代DSP芯片TMS320C5x/C54x以及目前速度最快的第六代DSP芯片TMS320C62x/C67x等。TI公司的系列DSP產(chǎn)品已經(jīng)成為了

29、當今世界最有影響的DSP芯片，TI公司已成為世界上最大的DSP芯片供應(yīng)商[1]。</p><p>　　20多年來，DSP芯片得到了迅猛的發(fā)展，隨著其應(yīng)用的不斷擴展和深入，今后DSP芯片將會發(fā)展更快。主要體現(xiàn)在以下幾方面：</p><p>　　1)在生產(chǎn)工藝上，采用先進的CMOS工藝制造和砷化鎵集成電路制造技術(shù)，使芯片的集成度更高、功耗更低。 </p><p>　　2

30、)研制高速、高性能DSP器件將以RISC（精簡指令系統(tǒng)計算機）基本結(jié)構(gòu)為主導(dǎo)。</p><p>　　3）模擬/數(shù)字混合式DSP芯片（集濾波、A/D、D/A及DSP處理于一體）將有很大的發(fā)展空間，應(yīng)用領(lǐng)域?qū)M一步擴大。今后模數(shù)混合式DSP芯片將成為DSP發(fā)展的主要方向。</p><p>　　4）將DSP技術(shù)與嵌入式技術(shù)相結(jié)合，在DSP芯片中嵌入相應(yīng)的模塊，這樣可以進一步擴大DSP的邏輯控制

31、能力。</p><p>　　1.4 課題研究的主要內(nèi)容</p><p>　　本文研究的目的是研究電參數(shù)測量系統(tǒng)的控制和實現(xiàn)，通過認真學習、研究和總結(jié)，力求達到更高的實時性和更高的精度，具體研究內(nèi)容如下：</p><p>　?。?）根據(jù)目前電參數(shù)測量儀的發(fā)展趨勢和現(xiàn)有的設(shè)計條件，設(shè)計了電參數(shù)測量系統(tǒng)的整體方案和技術(shù)要求。</p><p>　?。?/p>

32、2）分析了各種算法的優(yōu)點和缺點以及實現(xiàn)的可能性，并針對頻率測量和參數(shù)計算算法的重點和難點，同時考慮到實用性，最終決定用快速傅里葉變換的方法來提高系統(tǒng)測量的精確度。</p><p>　?。?）電參數(shù)測量系統(tǒng)的硬件部分的設(shè)計是基于TI公司的TMS320F2812 DSP芯片，設(shè)計了信號的采集與處理電路、AD轉(zhuǎn)換電路、 CPLD邏輯控制電路以及DSP數(shù)據(jù)計算電路。</p><p>　?。?）軟件

33、部分的設(shè)計是把軟件部分模塊分成了邏輯控制模塊和DSP數(shù)據(jù)處理模塊來分別進行設(shè)計，最后給出了相應(yīng)的程序流程圖和部分程序源代碼。</p><p>　?。?）結(jié)合系統(tǒng)的軟件部分在PC機上運行并顯示，具有方便直觀等優(yōu)點。</p><p>　　2電參數(shù)測量的標準及方案設(shè)計</p><p>　　2.1 交流電參數(shù)的測量標準及問題</p><p>　　本系

34、統(tǒng)是在理想的交流電源供電的情況下對電路中各電量進行參數(shù)的測量和分析，其中主要包括了電流、電壓、無功功率、有功功率、視在功率、頻率以及功率因數(shù)等。</p><p>　　2.1.1 交流電參數(shù)測量的標準</p><p>　　針對正余弦情況下的各電參數(shù)的數(shù)學表達式，再結(jié)合本系統(tǒng)的實際情況，下面列出了在三相正弦系統(tǒng)下對各種電量參數(shù)定義的表達式。</p><p>　　三相電流

35、信號定義如下：</p><p><b>　?。?-1）</b></p><p><b>　?。?-2） </b></p><p><b>　?。?-3）</b></p><p>　　同樣三相電壓也有類似下式：</p><p><b>　?。?-

36、4）</b></p><p><b>　?。?-5）</b></p><p><b>　?。?-6）</b></p><p><b>　　其中為相電壓。</b></p><p><b>　　瞬時功率如下：</b></p><

37、p><b>　?。?-7）</b></p><p><b>　　有功功率如下：</b></p><p><b>　?。?-8）</b></p><p><b>　　無功功率如下：</b></p><p><b>　?。?-9）</b&

38、gt;</p><p><b>　　視在功率如下：</b></p><p><b>　?。?-10）</b></p><p><b>　　功率因數(shù)如下：</b></p><p><b>　　（2-11）</b></p><p>　　

39、2.1.2 電參數(shù)測量的問題</p><p>　　傳統(tǒng)的測量方法存在的一些問題如下：</p><p>　?。?）測量的精度低 </p><p>　　交流采樣是通過對輸入波形離散數(shù)字化后，通過一定的算法得出表征輸入波形的各種參數(shù)。排除信號調(diào)理電路的誤差及轉(zhuǎn)換的誤差外，測量精度取決于2個方面：一是采樣的速率；二是算法。在一個交流周期內(nèi)對輸入信號采樣點越多，則對波形的描

40、敘越細致，計算精度也越高。</p><p><b>　　(2)實時性較差</b></p><p>　　采用FFT變換進行頻域處理的問題是計算量大，反應(yīng)速度慢，因此也限制了它的應(yīng)用。</p><p>　　2.2 電參數(shù)測量系統(tǒng)的方案設(shè)計</p><p>　　2.2.1 系統(tǒng)設(shè)計的規(guī)則要求</p><p&

41、gt;　　本系統(tǒng)作為一種對電量進行智能測量的儀表，它與傳統(tǒng)的測量裝置有一些差別，因為它采用的是高精度的數(shù)字信號處理器來實現(xiàn)，在采樣、元件的選擇和運算等方面都采用了最新的技術(shù)，因此要想成功設(shè)計出本系統(tǒng)必須要遵循一定的設(shè)計原則：</p><p>　　1）根據(jù)設(shè)計對象的要求和實際的要求條件列出詳細的設(shè)計目標，而且目標要符合實際的要求。</p><p>　　2）將硬件和軟件部分相協(xié)調(diào)起來，進一步優(yōu)

42、化你的設(shè)計方案。</p><p>　　3）任何儀表都有可能出現(xiàn)使用故障，所以應(yīng)該設(shè)計出具有能夠進行自診斷和異常處理功能的系統(tǒng)，這樣可以提高產(chǎn)品的可利用性和維護性。</p><p>　　下面給出一些在實際設(shè)計中應(yīng)該引起注意的地方：</p><p>　?。?）系統(tǒng)精度的設(shè)計</p><p>　　在實際的測量中，測量的結(jié)果往往會或多或少地偏離被測量

43、的真實值。在這其中系統(tǒng)的誤差對其影響很大，它的來源主要包括測量設(shè)備誤差、測量方法或原理不完善等所帶來的誤差。</p><p>　?。?）采樣頻率的選擇</p><p>　　采樣定理說明了要使采樣信號不失真?zhèn)鬏數(shù)牟蓸訔l件是要求采樣頻率fs要大于等于信號截止頻率fc的2倍，fs就稱為奈奎斯特頻率。這只是給實際采樣的頻率提供了理論上的依據(jù)，而往往在實際過程中的信號根本不存在理論上的截止頻率fc，

44、因此采樣頻率fs的選擇就不能僅僅根據(jù)奈奎斯特采樣定理來確定。</p><p>　　要使采樣的信號不失真?zhèn)鬏?，我們可以選擇充分大的采樣頻率fs。但是根據(jù)具體的情況采樣頻率也不能過大也不能過小。因此從奈奎斯特采樣定理出發(fā)，再結(jié)合實際的采樣過程，我們可以按下式計算出采樣的頻率：</p><p><b>　　（2-12）</b></p><p>　　式

45、中，fmax是系統(tǒng)最高工作頻率。</p><p>　　2.2.2 系統(tǒng)總體方案的確定</p><p>　　確定電參數(shù)測量系統(tǒng)的總體方案，是進行系統(tǒng)設(shè)計前的重要而又關(guān)鍵的一步。從某種意義上講，總體方案設(shè)計的好壞，可以直接影響到整個控制系統(tǒng)的運行好壞。目前，基于DSP的測量控制系統(tǒng)在工業(yè)領(lǐng)域中得到了廣泛的應(yīng)用，但隨著我國電力電子技術(shù)的飛速發(fā)展，對測量設(shè)備的要求也是越來越高，因為測量的環(huán)境中經(jīng)常

46、會有高次諧波的存在，所以要選擇運算速度和精度更高的器件來實現(xiàn)更復(fù)雜的功能[2][3]。</p><p>　　結(jié)合交流電源的電參數(shù)特性，設(shè)計了整個測量控制系統(tǒng)，以美國TI公司生產(chǎn)的TMS320F2812 DSP芯片為開發(fā)核心，同時結(jié)合了高精度的16位芯片ADS8364 來實現(xiàn)，在系統(tǒng)的時序控制方面采用了CPLD來控制。具體的測量方案見圖 2-1：</p><p>　　圖2-1 交流電源電參數(shù)

47、測量系統(tǒng)硬件框圖</p><p>　　系統(tǒng)的工作原理為：將交流電源三相電壓信號和三相電流信號，首先經(jīng)過霍爾傳感器將所測得的信號變?yōu)闃藴市盘査腿霝V波放大環(huán)節(jié)，然后再通過AD模數(shù)轉(zhuǎn)換器進行同步采樣以保證輸入電信號相位的同步，最后由DSP進行各項參數(shù)的計算和處理，整個采樣過程的時序控制和頻率測量均由CPLD來完成。</p><p>　　該設(shè)計方案采用標準化、模塊化的設(shè)計，各部分結(jié)構(gòu)聯(lián)系緊密，具有

48、較高的可靠性和實用性，其功能可歸納如下：</p><p>　?。?）本系統(tǒng)采用了16位高精度六路同步AD轉(zhuǎn)換芯片，結(jié)合高速采樣，在 DSP中用FIR濾波器算法來測量瞬時頻率。</p><p>　　（2）硬件和軟件采用開放式，系統(tǒng)為標準化的結(jié)構(gòu)設(shè)計，具有靈活的配置可適應(yīng)不同要求的需要。</p><p>　?。?）由系統(tǒng)功能分析，既能用做交流電源的電參數(shù)測量，也可作為標

49、準的電能質(zhì)量監(jiān)測系統(tǒng)。</p><p>　?。?）由于采用高速的DSP2812芯片和雙口RAM，可以大大提高實時性能[4]。</p><p>　　3測量與信號處理的算法研究</p><p>　　根據(jù)對系統(tǒng)總體方案的研究，得知我們要計算的數(shù)據(jù)主要包括對頻率的計算和其它電參數(shù)的測量。而在這其中最主要的是對頻率的計算，如果信號受到某些干擾就會造成較大的偏差，鑒于此種情況我

50、們先分析了數(shù)字濾波器的特點，并且建立了數(shù)字濾波器的模型來對信號進行加工和處理，最后再利用周期法進行其他電參數(shù)的計算。</p><p>　　3.1 FIR濾波器模型的建立</p><p>　　為了使頻率測量準確無誤，我們建立了數(shù)字濾波的實現(xiàn)，對經(jīng)采樣轉(zhuǎn)換后的離散數(shù)字信號進行濾波處理。數(shù)字濾波器是一種用來過濾離散時間信號的數(shù)字系統(tǒng)，它是一種用硬件、固件再結(jié)合軟件來實現(xiàn)的數(shù)字算法，通過對抽樣數(shù)據(jù)

51、進行離散數(shù)學處理從而達到頻域濾波的目的。</p><p>　　數(shù)字濾波器按照單位沖激響應(yīng)h(n)的時域特性可以分為有限長單位沖激響應(yīng)(Finite Impulse Response,FIR)數(shù)字濾波器和無限長單位沖激響應(yīng)(Infinite Impulse Response, IIR)數(shù)字濾波器。IIR濾波器為遞歸的結(jié)構(gòu)，它能夠以較低的階數(shù)而達到預(yù)期的目的。但對于一個給定的響應(yīng), IIR與FIR相比較, 它對存儲空

52、間的要求較少, 而且執(zhí)行循環(huán)的次數(shù)也少很多。</p><p>　　而FIR數(shù)字濾波器是非遞歸結(jié)構(gòu)的, 它可以提供理想的線性相位響應(yīng), 從而在整個頻帶上獲得常數(shù)群時延,這正是要測量準確的信號所需要的, 而且FIR與IIR相比較, 它可以采用十分簡單的算法來實現(xiàn)[7]。</p><p>　　3.1.1 FIR數(shù)字濾波器簡介</p><p>　　FIR數(shù)字濾波器實際上就是

53、一個采用有限精度算法實現(xiàn)的線性時不變離散系統(tǒng)，其設(shè)計包括下列四步：</p><p>　　(1)濾波器系數(shù)的計算和優(yōu)化。</p><p>　　(2)濾波器所要求的技術(shù)和條件。</p><p>　　(3)利用合理的結(jié)構(gòu)實現(xiàn)濾波器。</p><p>　　(4)對數(shù)字濾波器性能的有限字長的效應(yīng)分析。</p><p>　　有限長

54、沖激響應(yīng)(FIR)數(shù)字濾波器的基本結(jié)構(gòu)是一個分節(jié)的延時線，把每一節(jié)的輸出加權(quán)累加，就可得到濾波器的輸出。其數(shù)學表達式為：</p><p><b>　?。?-1）</b></p><p>　　顯然，這是線性移不變系統(tǒng)的卷積和公式，同時也是x(n)的延時鏈的橫向結(jié)構(gòu)，如圖3-1所示，稱為橫截型結(jié)構(gòu)或卷積型結(jié)構(gòu)，也可稱為直接型結(jié)構(gòu)。</p><p>

55、　　h(0)h(1) h(2)……h(huán)(n-2) h(n-1) </p><p>　　圖3-1 FIR濾波器的橫截型結(jié)構(gòu)[6]</p><p>　　根據(jù)上式可知，F(xiàn)IR數(shù)字濾波器涉及到大量的卷積運算，使用常規(guī)硬件設(shè)計的基本部件包括延遲器、乘法器和加法器，實現(xiàn)時會占用大量的資源。</p><p>　　實際信號一般都會含

56、有高次諧波和系統(tǒng)隨機噪聲等,要對信號進行瞬時頻率估計,就必須要濾除噪聲,根據(jù)FIR數(shù)字濾波器濾波的規(guī)律,我們可以逐級將這些噪聲和高次諧波濾掉。因為它在結(jié)構(gòu)上是非遞歸型的，所以FIR數(shù)字濾波器具有以下的一些特點[7]：</p><p>　?。?）系統(tǒng)的單位沖激響應(yīng)h(n)在有限個n值處不為零；</p><p>　?。?）系統(tǒng)函數(shù)H(z)在|z|>0處收斂，在|z|>0處只有零點，

57、即在有限z平面內(nèi)只有零點，而它的全部極點都在z=0處，也就是說它是一個因果系統(tǒng)； </p><p>　?。?）因為FIR數(shù)字濾波器的單位脈沖響應(yīng)h(n)是有限長的序列，故FIR濾波器不存在不穩(wěn)定的問題；</p><p>　?。?）因為它在結(jié)構(gòu)上主要是非遞歸型結(jié)構(gòu)，所以在有限精度運算下，一般不會出現(xiàn)遞歸結(jié)構(gòu)中極性震蕩等不穩(wěn)定的現(xiàn)象，而且誤差相對比較小。</p><p&g

58、t;　　3.1.2 FIR濾波器的算法實現(xiàn)</p><p>　　FIR數(shù)字濾波器的一般輸入輸出差分方程可以表示為：</p><p><b>　?。?-2）</b></p><p>　　上式中bl為FIR數(shù)字濾波器的沖激響應(yīng)系數(shù)。該方程把FIR數(shù)字濾波器的輸出表示成了輸入量與系統(tǒng)沖激響應(yīng)的卷積和的形式。</p><p>　

59、　下面給出FIR數(shù)字濾波器的系統(tǒng)函數(shù)表達式：</p><p><b>　　（3-3）</b></p><p>　　3.2 基于周期法測量各參數(shù)的算法實現(xiàn)</p><p>　　3.2.1 周期測量法</p><p>　　在工業(yè)生產(chǎn)中常用有效值來衡量交流電壓和交流電流信號的大小，并參考實際標準定義，周期性變化的電壓、電流信號

60、的有效值如下：</p><p>　　電流有效值： （3-4）</p><p>　　電壓有效值： （3-5）</p><p>　　其中，i(t)、u(t)分別為交流電流和交流電壓的瞬時值，T為信號的周期。</p><p>　　3.2.2 傅里葉變換測量法</p><p>　　該方法通常

61、在每個交流電周期采樣N（為了計算FFT[8]方便，通常選取N=2M）點，對這點N進行FFT運算，利用FFT的運算結(jié)果計算各種參量，具體的表達式如下：</p><p><b>　?。?-6）</b></p><p><b>　?。?-7）</b></p><p><b>　?。?-8）</b></

62、p><p>　　式中，ai(i)、bi(i)、au(i)、bu(i)分別為電流和電壓經(jīng)過同步采樣后的兩個序列，再進過FFT后，所得結(jié)果的實部和虛部[9]。</p><p>　　本文結(jié)合實際情況，采用了周期測量的方法來測量。往往在實際的應(yīng)用中，并不能夠得到連續(xù)的電壓信號u(t)和電流信號i(t)的瞬時值，而是根據(jù)系統(tǒng)采樣定理對被測電壓和電流的波形進行量化處理，得到離散的采樣序列u(n)和i(n)

63、。再利用離散形式的電壓、電流有效值的表達式可以計算得到電壓、電流的有效值，計算公式如下[10]：</p><p><b>　?。?-9）</b></p><p><b>　　（3-10）</b></p><p>　　式中，n=0,1,…,N-1,N為整周期采樣點數(shù)。</p><p>　　在工業(yè)工程中

64、參數(shù)的測量主要包括有功功率、無功功率、視在功率和功率因數(shù)的測量。根據(jù)電路原理，周期性變化的電壓、電流信號對應(yīng)的計算公式如下：</p><p><b>　?。?-11）</b></p><p><b>　?。?-12）</b></p><p><b>　?。?-13）</b></p>&l

65、t;p><b>　?。?-14）</b></p><p>　　4 電參數(shù)測量系統(tǒng)的硬件設(shè)計</p><p>　　4.1 硬件平臺的總體設(shè)計</p><p>　　4.1.1 系統(tǒng)硬件部分的設(shè)計原則</p><p>　　在系統(tǒng)設(shè)計中，硬件系統(tǒng)的設(shè)計和軟件系統(tǒng)的設(shè)計兩者要互相滲透，互相關(guān)聯(lián)。為使硬件設(shè)計合理周全，在硬件系

66、統(tǒng)設(shè)計時我們應(yīng)遵循以下幾個原則。</p><p>　　（1）盡量采用高性能的芯片</p><p>　　在設(shè)計中要盡可能采用功能較強的芯片，這樣可以簡化電路，提高系統(tǒng)的集成度和可靠性。因為功能強的芯片可以代替若干個普通的芯片。隨著生產(chǎn)工藝的不斷提高，新型芯片的價格在不斷下降，功能在不斷提高，所以DSP芯片是硬件設(shè)計的首選芯片。</p><p>　?。?）采用可編程邏輯

67、器件</p><p>　　為了提高系統(tǒng)的可擴展性，我們還應(yīng)該采用可編程邏輯器件。因為可編程邏輯器件可以使用硬件描述語言（HDL）來對其內(nèi)部功能進行修飾和定制，另外很多PLD還具有在線擦寫的功能。PLD的廣泛使用使硬件部分的設(shè)計和軟件部分的設(shè)計越來越互相滲透。</p><p><b>　?。?）抗干擾設(shè)計</b></p><p>　　在系統(tǒng)運行時

68、，會有各種各樣的干擾以及不可預(yù)見的一些故障。為了提高系統(tǒng)的穩(wěn)定性和可靠性，系統(tǒng)硬件設(shè)計除了要增加相應(yīng)的抗干擾措施之外，還要有相應(yīng)的監(jiān)測電路和保護電路[11]。</p><p>　　4.1.2 硬件部分的總體設(shè)計方案</p><p>　　本部分針對交流電源的電參數(shù)特性，設(shè)計了其測量系統(tǒng)的硬件開發(fā)平臺。系統(tǒng)的硬件選擇非常重要，它直接關(guān)系到系統(tǒng)將來的性能和測量的結(jié)果。由于本測量系統(tǒng)所測量的電參數(shù)

69、的范圍較寬，精確度和實時性的要求較高，所以硬件電路我們選用了TI公司的DSP-TMS320F2812芯片為CPU，再結(jié)合較高精度的ADS8364模數(shù)轉(zhuǎn)換芯片來實現(xiàn)，同時設(shè)計的主要電路模塊還包括：電信號變換模塊、信號處理模塊、DSP控制模塊、A/D轉(zhuǎn)換模塊以及CPLD控制模塊等模塊。硬件部分總體結(jié)構(gòu)圖如圖4-1所示：</p><p>　　圖4-1 硬件部分總體方案設(shè)計圖[12]</p><p&g

70、t;　　其中各模塊的組成及實現(xiàn)的主要功能如下：</p><p>　　信號處理模塊：該模塊主要是完成對輸入交流電信號進行濾波整形等信號處理。</p><p>　　A/D轉(zhuǎn)換模塊：將經(jīng)過處理的信號送入AD進行采樣轉(zhuǎn)換，將轉(zhuǎn)換成的數(shù)字信號送到雙口RAM中，供DSP來讀取和計算。</p><p>　　DSP數(shù)據(jù)處理模塊：將通過雙口RAM中出來的數(shù)字信號進行處理和快速計算，從

71、而得到我們需要的數(shù)據(jù)信息。</p><p>　　CPLD邏輯控制模塊：它可以實現(xiàn)整個電路系統(tǒng)的時序邏輯控制功能，同時還可以為ADS8364提供時鐘輸入，并用硬件描述語言實現(xiàn)。</p><p>　　通信顯示模塊：其功能是把經(jīng)過DSP處理后的數(shù)據(jù)信息通過計算機液晶顯示屏上并顯示出來。</p><p>　　4.2 系統(tǒng)硬件各模塊的實現(xiàn)</p><p&g

72、t;　　4.2.1 信號處理模塊</p><p>　　通常，輸入的電壓電流信號都會含有高次諧波，為了得到精確的測量結(jié)果而且不影響頻率的測量，輸入信號要先經(jīng)過低通數(shù)字濾波器，以消除高次諧波分量所造成的影響。</p><p>　　4.2.2 A/D轉(zhuǎn)換模塊</p><p>　　由于要測量功率等參數(shù)，必須保持相位的同步，因此采用了6通道同步采樣的A/D轉(zhuǎn)換器。通常AD采集

73、后的模塊直接送入到DSP中進行處理，但是如果對系統(tǒng)的實時性方面要求較高的情況下，如果頻繁的產(chǎn)生中斷會造成采集數(shù)據(jù)的嚴重丟失，使最終所得到的數(shù)據(jù)準確度下降。因此本系統(tǒng)考慮采用雙口RAM來解決該問題。 </p><p>　　ADS8364芯片是TI公司生產(chǎn)的高精度、低能耗、具有6通道同步采樣功能以及16位高速并行接口的高性能模數(shù)轉(zhuǎn)換芯片。</p><p>　　由于在電參數(shù)測量中，要計算有功功率

74、、無功功率、頻率以及功率等參數(shù)，如果使用傳統(tǒng)的異步數(shù)據(jù)采集芯片，那么模擬信號之間的相位差別信息將丟失，DSP就無法從采樣信號中得到標準的狀態(tài)，所以本系統(tǒng)采用了ADS8364多路同步模數(shù)轉(zhuǎn)換芯片。此外在系統(tǒng)的設(shè)計中為了提高數(shù)據(jù)的精確性和實時性，應(yīng)該要讓ADS8364工作在FIFO狀態(tài)下，這樣就可以保證對數(shù)據(jù)進行連續(xù)不間斷的采 樣[13][14]。</p><p>　　本設(shè)計的雙口RAM采用的是CY7C028V芯

75、片，它是64K*16位的高速雙口RAM芯片，既可以作為雙口RAM使用，也可以用其中的2片組成主從系統(tǒng)，將數(shù)據(jù)線擴展到32位，由此組成的雙口RAM系統(tǒng)運行速度會大大提高。CY7C028V提供了控制線、地址線以及功能獨立的兩個接口，支持對器件的存儲和進行異步的讀寫操作。當數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)達到一定程度后，再由DSP取走，這樣就可以保證在采集的過程中進行不間斷的數(shù)據(jù)采樣，這樣DSP就有更多的時間去計算處理其它的一些運算。</p>

76、<p>　　ADS8364與雙口RAM詳細連接原理圖如圖4-2所示：</p><p>　　圖4-2 ADS8364與雙口RAM連接原理圖</p><p>　　4.2.3 DSP數(shù)據(jù)處理模塊</p><p>　　設(shè)計一個系統(tǒng)最重要的就是CPU這一模塊，因為它可以實現(xiàn)數(shù)據(jù)的各種算法功能，所以根據(jù)本系統(tǒng)的性能要求，我們就要對CPU的具體型號進行選擇，因為本測量

77、系統(tǒng)采用高精度的數(shù)據(jù)采集和運算，所以CPU不僅要對數(shù)據(jù)進行高速算法處理，同時也要保持較高的實時性，因此對CPU的指令周期和運行速度要求比較高。綜合以上考慮，我們決定采用數(shù)字信號處理技術(shù)來實現(xiàn)本部分的設(shè)計。</p><p>　　DSP（Digital Signal Processor）是數(shù)字信號處理器的簡稱。它是專門為能夠快速實現(xiàn)各種數(shù)字信號算法而專門設(shè)計的具有特殊結(jié)構(gòu)的微處理器?，F(xiàn)在DSP顯然已經(jīng)成為通信類、計算

78、機類、控制類等領(lǐng)域的核心器件。下面我們著重討論基于TI公司的DSP芯片技術(shù)。</p><p><b>　?。?）哈佛結(jié)構(gòu)</b></p><p>　　DSP芯片采用哈佛結(jié)構(gòu)來管理存儲器，這種結(jié)構(gòu)把程序空間和數(shù)據(jù)空間分開，可以使CPU在一個周期內(nèi)同時進行對指令的讀取操作和對數(shù)據(jù)的存取操作，提高了運算的速度。而經(jīng)過改善處理的哈佛結(jié)構(gòu)使得數(shù)據(jù)存儲空間和程序代碼可以進行數(shù)據(jù)的

79、傳送。另外通過對存儲器進行分塊，讓CPU同時訪問存儲器的不同塊，實現(xiàn)并行處理。而我們所用的TI公司的DSP芯片的結(jié)構(gòu)正是基于這種改進的哈佛結(jié)構(gòu)。它在程序總線和數(shù)據(jù)總線之間增加了一些局部的交叉連接，這一改進使得數(shù)據(jù)可以存放在程序存儲器當中，并被算術(shù)運算指令直接使用，從而增強了芯片的靈活性。</p><p><b>　?。?）流水線操作</b></p><p>　　流水線

80、技術(shù)是指將指令的各個步驟重疊起來執(zhí)行，而不是一條指令執(zhí)行完成之后，才開始執(zhí)行下一條指令。這種對多條指令的并行執(zhí)行，大大縮短了指令的執(zhí)行時間。</p><p>　　在流水線操作中，具有四個獨立階段：取指令、指令譯碼、取操作數(shù)和指令執(zhí)行。由于以上四個階段是相互獨立的，所以這些操作可以重疊。</p><p><b>　?。?）硬件配置強大</b></p>&l

81、t;p>　　新一代DSP的接口功能愈來愈強，片內(nèi)具有多通道緩沖串行口（McBSP）、主機接口（HPI）、DMA控制器、軟件控制的等待狀態(tài)產(chǎn)生器、鎖相環(huán)時鐘產(chǎn)生器、定時器、通用I/O、JTAG邊界掃描邏輯電路，便于對DSP做片上的在線仿真以及多DSP條件下的調(diào)試。</p><p>　　TMS320F2812是TI儀器公司最新研制的數(shù)字信號處理器, 其主要特點有：</p><p>　　1

82、）運算精度為32位，工作頻率為150 MHz。具有16通道12位ADC，16通道PWM，提供了具有強大的控制功能的事件管理器模塊EVA和EVB，同時支持96個外部中斷。</p><p>　　2）片內(nèi)存儲器有128k×16位FLASH,18k×16位的SRAM,1K×16位的ROM,片外存儲器可擴展為１M。</p><p>　　3）外圍設(shè)備有：兩個串行通信接口S

83、CI，串行外部接口SPI，多通道緩沖串行口McBSP,增強型局域控制網(wǎng)絡(luò)eCAN總線。</p><p>　　其芯片結(jié)構(gòu)圖如圖4-3所示[15][16]：</p><p><b>　　XINTF</b></p><p>　　32位定點C28XTM內(nèi)核</p><p>　　圖4-3 DSP2812功能框圖</p>

84、<p>　　而CPU的外圍電路是由時鐘電路、復(fù)位電路與電源電路三部分組成。</p><p><b>　　1）時鐘電路</b></p><p>　　TMSF2812處理器芯片上有基于鎖相環(huán)（PLL）的時鐘模塊，它能夠為各器件及各種外圍設(shè)備提供時鐘信號。PLL有4個倍頻設(shè)置位，可以為處理器提供各種速度的信號。</p><p>　　時鐘

85、模塊提供內(nèi)部振蕩器和外部時鐘源兩種操作模式：</p><p>　　內(nèi)部振蕩器要在X1和X2兩引腳之間連接一個30M的石英晶體，其具體硬件連接圖如圖4-4所示：</p><p>　　圖4-4 DSP時鐘部分電路原理圖</p><p>　　如果要采用外部時鐘源電路，那么就可以將時鐘信號直接傳送到X1引腳上，X2引腳不用接，此情況下可以不使用內(nèi)部振蕩器。</p>

86、;<p>　　另外時鐘模塊還有一個外部引腳（XPLLDIS）可以選擇系統(tǒng)時鐘源，當其為高電平時，外部時鐘經(jīng)過鎖相環(huán)而為系統(tǒng)提供時鐘脈沖信號；當為低電平時，系統(tǒng)可直接采用外部時鐘或晶振作為系統(tǒng)時鐘脈沖信號。</p><p><b>　　2）復(fù)位電路</b></p><p>　　當系統(tǒng)開始供電時提供復(fù)位信號，直到系統(tǒng)穩(wěn)定后，撤消復(fù)位信號，電源穩(wěn)定后可能還要經(jīng)

87、過一段延時時間才能撤消復(fù)位信號。</p><p>　　本系統(tǒng)采用低電平復(fù)位，3.3V電源供電，可實現(xiàn)供電復(fù)位和手動復(fù)位。當電源供電異常時，或者手動復(fù)位被按下時，則芯片就輸出復(fù)位信號并保持一段時間，以保證復(fù)位。</p><p><b>　　3）電源電路</b></p><p>　　電源電路部分的設(shè)計是DSP系統(tǒng)設(shè)計的一個重要部分。一般都要求有獨立

88、的內(nèi)核電源和I／O接口電源。由于DSP在系統(tǒng)中要承擔大量的實時數(shù)據(jù)處理和計算，在其內(nèi)部，頻繁的部件開關(guān)轉(zhuǎn)換會使系統(tǒng)功耗增加。所以降低內(nèi)部CPU供電的核心電壓是降低系統(tǒng)功耗的較有效的辦法。電源在所設(shè)計系統(tǒng)的部件中可以說是既簡單而又重要的器件，為了保證整個系統(tǒng)的安全可靠運轉(zhuǎn)，對供電電源系統(tǒng)的要求會較高。</p><p>　　4.2.4 邏輯控制模塊</p><p>　　為了減少系統(tǒng)CPU的負擔

89、并簡化電路，本文采用了CPLD來實現(xiàn)系統(tǒng)的邏輯控制功能，包括時鐘部分和時序部分的控制。這樣AD轉(zhuǎn)換器和DSP芯片就可以專注于采集和運算方面的工作，更好的提高系統(tǒng)的實時性和精確性。 </p><p>　　整個系統(tǒng)的邏輯控制由ALTERA公司的復(fù)雜可編程邏輯器件（CPLD）完成，它主要完成兩方面功能：首先是產(chǎn)生ADS8364和用于計數(shù)的基數(shù)時鐘（1ns）；其次利用產(chǎn)生的基數(shù)時鐘進行片選、AD采樣轉(zhuǎn)換、雙口RAM寫入

90、讀取的時序控制等[17]。</p><p>　　根據(jù)具體的要求，這里采用了ALTERA公司的MAX II EPM240[18]器件，它采用了全新的體系結(jié)構(gòu)，在CPLD中它具有最低的單位I/O成本和最低的功耗，而且其性價比高，比較適合本系統(tǒng)的情況。</p><p>　　MAX II芯片的主要功能如下圖4-5所示：</p><p><b>　　功能特點<

91、;/b></p><p>　　成本優(yōu)化的體系結(jié)構(gòu) 革新性的 MAX II 體系結(jié)構(gòu)具有 4 倍的容量 </p><p>　　低功率 降低功耗，增加可靠性</p><p>　　大容量在低成本的器件內(nèi)能實現(xiàn)更多的應(yīng)用</p>&l

92、t;p>　　非易失性和即用功能降低成本，節(jié)省板子的空間</p><p>　　用戶 Flash 存儲器將分立的并行或串行非易失存儲集成到 MAX II器件中 </p><p>　　，使系統(tǒng)的芯片數(shù)量降到最小</p><p>　　實時系統(tǒng)的可編程性（ISP） 在器件的運行中減小維護費用</p>&

93、lt;p>　　MultiVolt 核無縫的和 1.5V、1.8V、2.5V 或 3.3V 邏輯電平的其</p><p><b>　　它器件連接</b></p><p>　　MultiTrack 互連以一般和本地走線優(yōu)化性能，包括新的名為 Fast10連</p><p>　　接的直接邏輯單元至I/O邏輯路徑</p><

94、;p>　　JTAG 轉(zhuǎn)換器用戶 MAX II 器件配置外部不兼容 JTAG 的 Flash器件</p><p><b>　　，簡化板子的管理</b></p><p>　　圖4-5 MAX II芯片功能圖</p><p>　　MAX II將多個控制應(yīng)用集成到一個器件中，主要的控制通道可分為四個：I/O 擴展、接口橋接、系統(tǒng)配置和上電順序，

95、為實現(xiàn)低功率、大容量的系統(tǒng)，本設(shè)計提供了理想的方案。</p><p>　　實現(xiàn)EPM240硬件控制電路時，要注意以下幾點：</p><p>　?。?）由于EPM240可以兼容兩種電壓—1.8V和3.3V，因此要做好各引腳的分配，不使兩種電壓混淆。</p><p>　　（2）盡可能將控制信號交由CPLD來處理。</p><p>　?。?）設(shè)計C

96、PLD的JTAG仿真接口，以便后面程序的調(diào)試和修改。</p><p>　　EPM240硬件原理圖如圖4-6所示，外部時鐘和JTAG電路圖如圖4-7所示：</p><p>　　圖4-6 EPM240硬件原理圖</p><p>　　圖4-7 EPM240外部時鐘和JTAG電路原理圖</p><p>　　CPLD與TMS320F2812連接原理框圖

97、如圖4-8所示：</p><p>　　地址總線 RS232</p><p><b>　　數(shù)據(jù)總線</b></p><p><b>　　控制總線</b></p><p><b>　　輸入</b></p><p>　　圖4-8

98、 CPLD與TMS320F2812連接原理圖</p><p>　　4.2.5 通信接口顯示模塊</p><p>　　因為本系統(tǒng)要實現(xiàn)與PC機進行通訊，所以我們在此設(shè)計了RS232串行通信電路，利用DSP的SCI接口端來實現(xiàn)此功能。</p><p>　　RS232是目前已經(jīng)應(yīng)用于多個領(lǐng)域的一種異步串行通信接口標準。它不僅要使用正負極性的雙電源，而且還與傳統(tǒng)的數(shù)字電路的

99、邏輯電平不相兼容，因此連接之間必須要使用電平轉(zhuǎn)換。由于TMS320F2812芯片的SCI接口端的邏輯電平為3.3V，而計算機的串口電平平均為±15V，所以必須要在通信的時候進行電平之間的轉(zhuǎn)換。</p><p>　　這里我們采用MAX3232芯片來實現(xiàn)電平的轉(zhuǎn)換，在PC向DSP發(fā)送數(shù)據(jù)的時候，其串口電平通過MAX3232轉(zhuǎn)換為DSP的電平上限為3.3V的邏輯電平，在DSP向PC機發(fā)送數(shù)據(jù)的時候，其電平通過

100、MAX3232就能轉(zhuǎn)換為RS232的電平。</p><p>　　其硬件電路圖如圖4-9所示：</p><p>　　圖4-9 RS232串口通信原理圖5 電參數(shù)測量系統(tǒng)的軟件設(shè)計</p><p>　　5.1 控制部分軟件設(shè)計</p><p>　　5.1.1 軟件系統(tǒng)程序流程的設(shè)計</p><p>　　本測量系統(tǒng)的軟件設(shè)計

101、主要是針對DSP而進行的，DSP主要是用相應(yīng)的編程語言在一定的軟件平臺下開發(fā)。</p><p>　　軟件系統(tǒng)的程序結(jié)構(gòu)包括主程序流程和采樣轉(zhuǎn)換程序流程兩個部分，主程序在DSP中運行，采樣轉(zhuǎn)換則由CPLD來控制，為了能使系統(tǒng)達到最大的工作效率，兩部分必須嚴格控制好時序。</p><p>　　系統(tǒng)主程序流程圖如圖5-1所示：</p><p><b>　　N&l

102、t;/b></p><p><b>　　Y</b></p><p>　　圖5-1系統(tǒng)主程序流程圖</p><p>　　5.1.2 系統(tǒng)軟件部分程序</p><p><b>　?。?）時鐘部分</b></p><p>　　利用CPLD外部的40M有源晶振脈沖作為基準，編制

103、分頻模塊程序來產(chǎn)生兩種脈沖，一個為ADS8364提供時鐘輸入，另一個脈沖為后面的時序控制模塊計數(shù)使用。</p><p>　　利用VHDL硬件描述語言編寫的程序如下：</p><p>　　Library IEEE；</p><p>　　Use IEEE.Std_Logic_1164.All；</p><p>　　Use IEEE.Std_Log

104、ic_Unsinged.All；</p><p>　　Entity Frequency10Hz Is</p><p><b>　　Port</b></p><p>　　( Clk40M: In Std_Logic;</p><p>　　ClK100kHz: Out Std_Logic;</p><p&

105、gt;　　Clk1MHz: Out Std_Logic</p><p><b>　　);</b></p><p><b>　　End;</b></p><p>　　Architecture Count of Frequency Is</p><p>　　Signal Tout: Integer Ra

106、nge 0 to 199; ；100K</p><p>　　Signal Tout1: Integer Range 0 to 19; ；1M</p><p>　　Signal Clk, Clk1: Std_logic;</p><p><b>　　Begin</b></p><p>　　Process (Clk40M

107、)</p><p><b>　　Begin</b></p><p>　　If rising_edge (Clk40M) then</p><p>　　If Tout=200 then</p><p><b>　　Tout<=0;</b></p><p>　　Clk<

108、;=Not Clk;</p><p>　　Else Tout<=Tout+1;</p><p><b>　　End If;</b></p><p>　　If Tout1=20 then</p><p><b>　　Tout1<=0;</b></p><p>　　C

109、lk1<=Not Clk1;</p><p>　　Else Tout1<=Tout1+1;</p><p><b>　　End If;</b></p><p><b>　　End If;</b></p><p>　　End Process;</p><p>　　C

110、lk10kHz<=Clk;</p><p>　　Clk1MHz <=Clk1;</p><p><b>　　End;</b></p><p><b>　　（2）時序部分</b></p><p>　　CPLD在系統(tǒng)中主要起到各模塊的時序控制作用，它影響整個系統(tǒng)的運行狀況，其結(jié)構(gòu)框圖見圖 5

111、-2：</p><p>　　N Y</p><p>　　圖5-2 CPLD時序控制程序流程圖</p><p>　　時序控制部分程序如下：</p><p>　　Library IEEE;</p><p>　　Use IEEE.std_logic_1164.All;</p>&l

112、t;p>　　Use IEEE.std_logic_Unsigned.All;</p><p>　　Entity timeorder Is</p><p><b>　　Port</b></p><p>　　(Clock1M: In std_logic;</p><p>　　Eoc: In Std_logic;<

113、/p><p>　　Reset: Out std_logic;</p><p>　　Hold: Out std_logic;</p><p>　　RD: Out std_logic;</p><p>　　A0,A1,A2: Out std_logic</p><p><b>　　); </b></

114、p><p><b>　　End;</b></p><p>　　Architecture Control of timeorder Is</p><p>　　Signal CountNum: Integer Range 0 to 99;</p><p>　　Signal CountNum1: Integer Range 0 t

115、o 99;</p><p>　　Signal Count: Integer Range 0 to 17;</p><p><b>　　Begin</b></p><p>　　Process(Clock1M)</p><p><b>　　Begin</b></p><p>&l

116、t;b>　　A0<='1';</b></p><p><b>　　A1<='1';</b></p><p><b>　　A2<='1';</b></p><p>　　If rising_edge(Clock1M) then</p>

117、;<p>　　If CountNum=99 then</p><p>　　CountNum<=0;</p><p><b>　　Else</b></p><p>　　CountNum<=CountNum+1;</p><p><b>　　End If;</b></p&

118、gt;<p>　　If Eoc='1' then</p><p>　　If CountNum1=99 then</p><p>　　CountNum1<=0;</p><p><b>　　Else</b></p><p>　　CountNum1<=CountNum1+1;<

119、/p><p><b>　　End If;</b></p><p><b>　　End If;</b></p><p><b>　　End If;</b></p><p>　　End Process;</p><p>　　Process(Clock1M)<