1、概 述,一、時序電路的特點,1. 邏輯功能特點,任何時刻電路的輸出，不僅和該時刻的輸入信號有關，而且還取決于電路原來的狀態(tài)。,2. 電路組成特點,(1) 與時間因素 (CP) 有關；,(2) 含有記憶性的元件(觸發(fā)器)。,輸入,輸出,,,二、時序電路邏輯功能表示方法,1. 邏輯表達式,(1) 輸出方程,(3) 狀態(tài)方程,(2) 驅(qū)動方程,2. 狀態(tài)表、卡諾圖、狀態(tài)圖和時序圖,,,,,三、時序邏輯電路分類,1. 按邏輯功能劃分

2、：,計數(shù)器、寄存器、讀/寫存儲器、順序脈沖發(fā)生器等。,2. 按時鐘控制方式劃分：,同步時序電路,觸發(fā)器共用一個時鐘 CP，要更新狀態(tài)的觸發(fā)器同時翻轉(zhuǎn)。,異步時序電路,電路中所有觸發(fā)器沒有共用一個 CP。,3. 按輸出信號的特性劃分：,Moore型,Mealy型,,,,,5.1 時序電路的基本分析和設計方法,5.1.1 時序電路的基本分析方法,一、 分析的一般步驟,時序電路,,,,時鐘方程,,,,,驅(qū)動方程,,,,,,,,,,,,狀

3、態(tài)表,,,狀態(tài)圖,,,時序圖,CP觸發(fā)沿,,特性方程,輸出方程,狀態(tài)方程,計算,,,,,二、 分析舉例,寫方程式,時鐘方程,輸出方程,(同步),驅(qū)動方程,,狀態(tài)方程,,,特性方程,(Moore 型),[例 5.1.1],[解],,,,,方法1,功能：該電路能對CP 脈沖進行六進制計數(shù)，并在Y 端輸出上升沿作為進位輸出信號。故為六進制計數(shù)器,計算，列狀態(tài)轉(zhuǎn)換表（初始狀態(tài)設為000）,0 0 0,1,0 0 1,1,0

4、 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,,,,,0 0 1,0 1 1,1 1 1,1 1 0,1 0 0,0 0 0,1 0 1,0 1 0,能否自啟動?,能自啟動：,存在無效狀態(tài)，但沒有形成循環(huán)。,不能自啟動：,無效狀態(tài)形成循環(huán)。,圓圈內(nèi)表示 Q

5、2 Q1 Q0 的狀態(tài)；箭頭表示電路狀態(tài)轉(zhuǎn)換的方向；箭頭上方的“ x / y ”中，x 表示轉(zhuǎn)換所需的輸入變量取值，y 表示現(xiàn)態(tài)下的輸出值。本例中沒有輸入變量，故 x 處空白。,,畫狀態(tài)轉(zhuǎn)換圖,000,001,011,,,/ 1,/ 1,,,,,,,,有效狀態(tài)和有效循環(huán),010,,101,/1,/1,無效狀態(tài)和無效循環(huán),,,,,方法2 利用卡諾圖求狀態(tài)圖,Q2n+1 Q1n+1 Q0n+1,001,011,111,101,00

6、0,010,110,100,000,??,001,??,011,111,??,110,??,100,?,010,??,101,?,??,,,,,畫時序圖,CP下降沿觸發(fā),Q2,Q1,Q0,000,001,011,111,110,100,000,Y,,,,,必須畫出一個計數(shù)周期的波形。,,5.1.2 時序電路的基本設計方法,1. 設計的一般步驟,時序邏輯問題,,邏輯抽象,狀態(tài)轉(zhuǎn)

7、換圖（表）,,狀態(tài)化簡,最簡狀態(tài)轉(zhuǎn)換圖（表）,,電路方程式(時鐘方程)（輸出方程）(狀態(tài)方程),,求出驅(qū)動方程,選定觸發(fā)器的類型,,邏輯電路圖,檢查能否自啟動,,,,,,狀態(tài)分配，二進制編碼的狀態(tài)圖,,…,2. 設計舉例,按如下狀態(tài)圖設計時序電路。,[解],已給出最簡狀態(tài)圖，若用同步方式：,輸出方程,Y,0,0,0,0,0,1,,?,?,為方便，略去右上角 標n。,狀態(tài)方程,,1,0,1,0,1,0,?,?,,0,

8、1,0,,0,0,1,1,[例 5.1.2],,,,,選用 JK 觸發(fā)器,驅(qū)動方程,約束項,,,,邏輯圖,Y,1,,,,檢查能否自啟動：,110?111?000,能自啟動,/0,/1,(Moore型),,,,,輸出方程,1/1,[例 5.1.3],設計 一個串行數(shù)據(jù)檢測電路，要求輸入3 或 3 個以上數(shù)據(jù)1時輸出為 1，否則為 0。,[解],邏輯抽象，建立原始狀態(tài)圖,S0 — 原始狀態(tài)(0),S1 — 輸入1個1,S2 — 連續(xù)輸入

9、2 個 1,S3 — 連續(xù)輸入 3 或 3 個以上 1,S0,S1,S2,S3,X — 輸入數(shù)據(jù),Y — 輸出入數(shù)據(jù),,0/0,,1/0,,0/0,,1/0,,0/0,,,0/0,,1/1,狀態(tài)化簡,0/0,0/0,,,,,等價狀態(tài)：若狀態(tài)對(Si,Sj),當輸入相同且有相同輸出，并轉(zhuǎn)換到相同的次態(tài)，則這兩個狀態(tài)等價，可合并掉一個。,狀態(tài)分配、狀態(tài)編碼、狀態(tài)圖,M = 3，取 n = 2,S0 = 00,S1 = 01,S2 =

10、11,選觸發(fā)器、寫方程式,選 JK ( ? ) 觸發(fā)器,同步方式,輸出方程,Y,0,0,0,0,0,1,?,?,Q1,1,Q0,1,狀態(tài)方程,,,,,驅(qū)動方程,約束項,邏輯圖,,,,,Y,(Mealy 型),無效狀態(tài) 10,10,?,00,0/0,?,11,1/1,能自啟動,,,,,5.2 計數(shù)器 (Counter),5.2.1 計數(shù)器的特點和分類,一、計數(shù)器的功能及應用,1. 功能：,對時鐘脈沖 CP 計數(shù)。,2. 應

11、用：,分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列、進行數(shù)字運算等。,二、計數(shù)器的特點,1. 輸入信號：,計數(shù)脈沖 CP,Moore 型,2. 主要組成單元：,時鐘觸發(fā)器,,,,,三、 計數(shù)器的分類,按數(shù)制分：,二進制計數(shù)器十進制計數(shù)器N 進制(任意進制)計數(shù)器,按計數(shù)方式分：,加法計數(shù)器減法計數(shù)器可逆計數(shù) (Up-Down Counter),按觸發(fā)器翻轉(zhuǎn)是否同時分：,同步計數(shù)器 (Synchronous ?)異步計數(shù)器 (Asy

12、nchronous ?),按開關元件分：,TTL 計數(shù)器CMOS 計數(shù)器,,,,,5.2.2 二進制計數(shù)器,計數(shù)器計數(shù)容量、長度或模的概念,計數(shù)器能夠記憶輸入脈沖的數(shù)目，即電路的有效狀態(tài)數(shù) M 。,3 位二進制同步加法計數(shù)器：,0000,1111,,/1,4 位二進制同步加法計數(shù)器：,000,,111,/1,n 位二進制同步加法計數(shù)器：,,,,,一、二進制同步計數(shù)器,1. 3位二進制同步加法計數(shù)器,,,,,(1) 結構示意框圖

13、與狀態(tài)圖,輸入計數(shù)脈沖,送給高位的進位信號,,FF2、FF1、FF0,Q2、Q1、Q0,設計方法一：,按前述設計步驟進行 （P297 ? 299）,設計方法二：,按計數(shù)規(guī)律進行級聯(lián),C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,= T0,= T1,= T2,,,,,(2) 分析和選擇觸發(fā)器,J0= K0 =1,J1= K1 = Q0,J2= K2 = Q1Q0,串行進位,觸

14、發(fā)器負載均勻,并行進位,低位觸發(fā)器負載重,,,,,(3) 用T 型觸發(fā)器構成的邏輯電路圖,(5) n 位二進制同步加法計數(shù)器級聯(lián)規(guī)律：,(4) 用T ’型觸發(fā)器構成的邏輯電路圖,,,,,Borrow,若用T 觸發(fā)器：,2. 3 位二進制同步減法計數(shù)器,,— 向高位發(fā)出的借位信號,T0 = 1,,級聯(lián)規(guī)律：,,,,,3. 3 位二進制同步可逆計數(shù)器,(1) 單時鐘輸入二進制同步可逆計數(shù)器,加/減控制端,加計數(shù),T0 = 1、T1

15、= Q0n、 T2 = Q1nQ0n,減計數(shù),,,,,(2) 雙時鐘輸入二進制同步可逆計數(shù)器,加計數(shù)脈沖,減計數(shù)脈沖,,CP0= CPU+ CPD,CPU 和CPD 互相排斥,CPU = CP，CPD= 0,CPD= CP，CPU= 0,,CPU,,,,,,,,,,,,,,,,,,CPD,,,,,4. 集成二進制同步計數(shù)器,(1) 集成 4 位二進制同步加法計數(shù)器,引腳排列圖,邏輯功能示意圖,0 0 1 1,Q3 ? Q0

16、 = 0000,同步并行置數(shù),異步清零,Q3 ? Q0 = D3 ? D0,74LS161 和 74LS163,,,,,74161的狀態(tài)表,CTP = CTT = 1,二進制同步加法計數(shù),CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,74163,?,,,,,(2) 集成 4 位二進制同步可逆計數(shù)器,1) 74191（單時鐘）,加計數(shù)時CO/BO= Q3nQ2nQ1nQ0n,并行異步置數(shù),CT =

17、1,CO/BO = 1時，,,,,,2) 74193(雙時鐘),,,,,,二、二進制異步計數(shù)器,1. 二進制異步加法計數(shù)器,,CP0 = CP,CP1 = Q0,CP2 = Q1,用T ? 觸發(fā)器 (J = K = 1)下降沿觸發(fā),C = Q2n Q1n Q0n,并行進位,若采用上升沿觸發(fā)的 T ? 觸發(fā)器,CP0= CP,,,,,,D 觸發(fā)器構成的 T? 觸發(fā)器 ——下降沿觸發(fā),若改用上升沿觸發(fā)的 D 觸發(fā)器？,,,,,2.

18、 二進制異步減法計數(shù)器,012345678,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,用T ?觸發(fā)器 (J = K = 1) 上升沿觸發(fā),,CP0= CP,CP1= Q0,CP2= Q1,二進制異步計數(shù)器級間連接規(guī)律,,,,,3. 集成二進制異步計數(shù)器,74197、74LS197,計數(shù)/置數(shù),異步清零,異步置數(shù),加法計

19、數(shù),二 — 八 — 十六進制計數(shù),,,,,二-八-十六進制計數(shù)器的實現(xiàn),M = 2,計數(shù)輸出：,M = 8,計數(shù)輸出：,M = 16,計數(shù)輸出：,其它：74177、74LS177、74293、74LS293 等。,,,,,,5.2.3 十進制計數(shù)器,（8421BCD 碼）,一、十進制同步計數(shù)器,1. 十進制同步加法計數(shù)器,狀態(tài)圖,時鐘方程,輸出方程,,,,,,狀態(tài)方程,選擇下降沿、JK 觸發(fā)器,,,驅(qū)動方程,J0 = K0 = 1,,

20、J2 = K2 = Q1nQ0n,J3 = Q2nQ1nQ0n , K3 = Q0n,邏輯圖,檢查能否自啟動,將無效狀態(tài)1010 ? 1111代入狀態(tài)方程：,1010?,1011?,0100,1110?,1111?,1000,1100?,1011?,0100,能自啟動,,,,,2. 十進制同步減法計數(shù)器,(略),3. 十進制同步可逆計數(shù)器,(略),,,,,4. 集成十進制同步計數(shù)器,74160、74162,(引腳排列與74161相

21、同),異步清零功能：,(74162 同步清零),同步置數(shù)功能：,同步計數(shù)功能：,保持功能：,進位信號保持,進位輸出低電平,(1) 集成十進制同步加法計數(shù)器,,,,,(2) 集成十進制同步可逆計數(shù)器,1) 74190 (單時鐘，引腳與74191相同),異步并行置數(shù)功能：,同步可逆計數(shù)功能：,加法計數(shù),減法計數(shù),保持功能：,,,,,2) 74192 (雙時鐘，引腳與74193相同),異步清零功能：,異步置數(shù)功能：,同步可逆計數(shù)功能：,加法

22、計數(shù),減法計數(shù),保持功能,,,,,,二*、十進制異步計數(shù)器,3. 集成十進制異步計數(shù)器74LS290,異步清零功能,異步置“9”功能,異步計數(shù)功能,M = 2,M = 5,M = 10,CP,CP,,,,,六進制計數(shù)器,七進制計數(shù)器,5.2.4 N 進制計數(shù)器,方法,,用觸發(fā)器和門電路設計,用集成計數(shù)器構成,,清零端,置數(shù)端,(同步、異步),[例] 利用EWB觀察同步和異步歸零的區(qū)別。,,,,,一、利用同步清零或置數(shù)端獲得 N

23、進制計數(shù),思 路：,當 計數(shù)到 SN –1 后使計數(shù)回到 S0 狀態(tài),2. 求歸零邏輯表達式；,1. 寫出狀態(tài) SN –1 的二進制代碼；,3. 畫連線圖。,步 驟：,[例5.2.1] 用4位二進制計數(shù)器 74163 構成十二進制計數(shù)器。,解：,1.,= 1011,2. 歸零表達式：,3. 連線圖,同步清零,同步置零,,,,,二、利用異步清零或置數(shù)端獲得 N 進制計數(shù),當計數(shù)到 SN 時，立即產(chǎn)生清零或置數(shù)信號， 使返回 S0

24、狀態(tài)。（瞬間即逝）,思 路：,步 驟：,1. 寫出狀態(tài) SN 的二進制代碼；,2. 求歸零邏輯表達式；,3. 畫連線圖。,[例5.2.2] 用二-八-十六進制異步計數(shù)器197構成12進制計數(shù)器。,狀態(tài)S12的作用：產(chǎn)生歸零信號,異步清零,異步置零,,,,,三、 計數(shù)容量的擴展,1. 集成計數(shù)器的級聯(lián),CP,1,,CO0,16 ? 16 = 256,1 2 4 8,10 20 40 80,10 ? 10 = 1

25、00,,,,,2. 利用級聯(lián)獲得大容量 N 進制計數(shù)器,1) 級聯(lián) N1 和 N2 進制計數(shù)器，容量擴展為 N1 ? N2,[例],用 74290 構成 六十 進制計數(shù)器,N1= 10,N2 = 6,個位,十位,異步清零,個位芯片應逢十進一,60 = 6 ? 10 = N1 ? N2 = N,,,,,,2) 用歸零法或置數(shù)法獲得大容量的 N 進制計數(shù)器,[例] 試分別用 74161 和 74162 接成六十進制計數(shù)器。,用 SN

26、產(chǎn)生異步清零信號：,用 SN–1 產(chǎn)生同步置數(shù)信號：,先用兩片74161構成 256 進制計數(shù)器,,,,,,,,,74162 — 同步清零，同步置數(shù)。,再用歸零法將M = 100改為N = 60進制計數(shù)器，,即用SN–1產(chǎn)生同步清零、置數(shù)信號。,先用兩片74162構成 10?10 進制計數(shù)器，,,,,,1. 同步 清零(或置數(shù))端計數(shù)終值為 SN–1 異步 清零(或置數(shù))端計數(shù)終值為 SN,2. 用集成 二進制 計數(shù)器擴展容量后

27、， 終值 SN (或 SN–1 )是二進制代碼；,用集成十進制計數(shù)器擴展容量后，終值 SN (或SN–1 )的代碼由個位、十位、百位的十進制數(shù)對應的 BCD 代碼構成。,要 點,,,,,5.3 寄存器和讀/寫存儲器(Register and Random Access Memory),5.3.1 寄存器的主要特點和分類,一、 概念和特點,1. 概念,寄存：,把二進制數(shù)據(jù)或代碼暫時存儲起來。,寄存器：,具有寄存功能的電

28、路。,2. 特點,主要由觸發(fā)器構成,一般不對存儲內(nèi)容進行處理。,并行輸入,并行輸出,1 0 1 … 0,1 0 1 … 0,0,1,0,1,0,1,0,1,串行輸入,串行輸出,,,,,二、 分類,1. 按功能分,,基本寄存器,移位寄存器,(并入并出),(并入并出、并入串出、 串入并出、串入串出),2. 按開關元件分,,TTL 寄存器,CMOS 寄存器,,基本寄存器,移位寄存器,,多位

29、D 型觸發(fā)器,鎖存器,寄存器陣列,,單向移位寄存器,雙向移位寄存器,,基本寄存器,移位寄存器,(多位 D 型觸發(fā)器),(同 TTL),,,,,5.3.2 基本寄存器,并入并出結構簡單抗干擾能力,,,,,下面請看置數(shù)演示,D0 ~ D3 稱為并行數(shù)據(jù)輸入端，當時鐘 CP 上升沿到達時，D0 ~ D3 被并行置入到 4 個觸發(fā)器中，使 Q3 Q2 Q1 Q0 = D3 D2 D1 D0。,Q0 ~ Q3 是同時輸出的，這種輸出

30、方式稱并行輸出。,二 、雙 4 位鎖存器 (74116),Latch,(一) 引腳排列圖和邏輯功能示意圖,異步清零,送數(shù)控制,數(shù)碼并行輸入,數(shù)碼并行輸出,(二) 邏輯功能,清零,送數(shù),保持,,,,,三、 4 ? 4 寄存器陣列 (74170、74LS170),(一) 引腳排列圖和邏輯功能示意圖,并行數(shù)碼輸入,數(shù) 碼 輸 出,AW0、AW1,— 寫入地址碼,AR0、AR1,— 讀出地址碼,— 寫入時鐘脈沖,— 讀出時鐘脈沖,,,,

31、,,(二) 邏輯功能,16個D鎖存器 構成存儲矩陣,能存放4個字: W0、W1、W2、W3,0,00,0 0 0 1,0 0 0 1,01,0 0 1 0,0 0 1 0,10,0 1 0

32、 0,0 1 0 0,11,1 0 0 0,1 0 0 0,1,××,寫 入 禁 止,,,0,00,0 0 0 1,01,0 0 1 0,10,0

33、 1 0 0,11,1 0 0 0,1,××,1 1 1 1,特點: 能同時進行讀寫,每個字有4位：,,,,,5.3.3 移位寄存器,一、單向移位寄存器,右移寄存器,時鐘方程,驅(qū)動方程,狀態(tài)方程,Di,00001011,,,0000101,,000010,00001,,0000,

34、,000,,00,,0,,,,,,,,左移寄存器,Di,左移輸入,,左移輸出,,驅(qū)動方程,狀態(tài)方程,主要特點：,1. 輸入數(shù)碼在 CP 控制下，依次右移或左移；,2. 寄存 n 位二進制數(shù)碼。N 個CP完成串行輸入，并可從Q0?Q3 端獲得并行輸出，再經(jīng) n 個CP又獲得串行輸出。,3. 若串行數(shù)據(jù)輸入端為 0，則 n 個CP后寄存器被清零。,,,,,二、雙向移位寄存器(自學),三、集成移位寄存器,1. 8 位單向移位寄存器 7

35、4164,,,,,,2. 4 位雙向移位寄存器 74LS194,5.3.4 移位寄存器型計數(shù)器,結構示意圖,特點：,電路結構簡單，計數(shù)順序一般為非自然態(tài)序，用途極為廣泛。,,,,,將移位寄存器的輸出以一定方式饋送到串行輸入端,一、環(huán)形計數(shù)器,1. 電路組成,2. 工作原理,1000,,0100,,0010,,0001,,有效循環(huán),,,,,,,,,0000,,1111,,0101,1010,,,1100,,0110,,0011

36、,,1001,,1101,,1110,,0111,,1011,,無效循環(huán),,,,,3. 能自啟動的環(huán)型計數(shù)器,,,,,二、扭環(huán)形計數(shù)器,,0000?1000?1100?1110 ? ?0001?0011?0111?1111,0100?1010 ?1101 ?0110 ? ?1001

37、? 0010?0101?1011,有效循環(huán),無效循環(huán),克服自啟動電路：,P360 圖5.3.16,三、最大長度移位寄存器型計數(shù)器 (略),,,,,第五章 小 結,一、時序邏輯電路的特點,數(shù)字電路,,邏輯功能,,組合邏輯電路,時序邏輯電路,（基本構成單元 →門電路）,（基本構成單元 →觸發(fā)器）,任何時刻電路的輸出，不僅和該時刻的輸入信號有關，而且還取決于電路原來的狀態(tài)。,1. 邏輯功能：,2. 電路組成：,與時間因素( CP

38、 )有關；,含有記憶性的元件( 觸發(fā)器 )。,,二、時序電路邏輯功能的表示方法,邏輯圖、邏輯表達式、狀態(tài)表、卡諾圖、狀態(tài)轉(zhuǎn)換圖（簡稱狀態(tài)圖）和時序圖,,,,,三、時序電路的基本分析方法,實質(zhì)：,邏輯圖,,狀態(tài)圖,關鍵：,求出狀態(tài)方程，列出狀態(tài)表，根據(jù)狀態(tài)表畫出狀態(tài)圖和時序圖，由此可分析出時序邏輯電路的功能。,四、時序電路的基本分設計方法,實質(zhì)：,狀態(tài)圖,,邏輯圖,關鍵：,根據(jù)設計要求求出最簡狀態(tài)表（圖），再通過卡諾圖求出狀態(tài)方程和

39、驅(qū)動方程，由此畫出邏輯圖。,,,,,五、計數(shù)器,1. 按計數(shù)進制分：,二進制計數(shù)器、十進制計數(shù)器和任意進制計數(shù)器,2. 按計數(shù)增減分：,加法計數(shù)器、減法計數(shù)器和可逆（加/減）計數(shù)器,3. 按觸發(fā)器翻轉(zhuǎn)是否同步分：,同步計數(shù)器和異步計數(shù)器,記錄輸入脈沖 CP 個數(shù)的電路，是極具典型性和代表性的時序邏輯電路。,,,,,六、中規(guī)模集成計數(shù)器,功能完善、使用方便靈活，能很方便地構成 N 進制（任意）計數(shù)器。主要方法有兩種：,1. 用同步置 0

40、端或置數(shù)端歸零獲得 N 進制計數(shù)器,根據(jù) N - 1 對應的二進制代碼寫反饋歸零函數(shù)。,2. 用異步置 0 端或置數(shù)端歸零獲得 N 進制計數(shù)器,根據(jù) N 對應的二進制代碼寫反饋歸零函數(shù)。,當需要擴大計數(shù)器的容量時，可將多片集成計數(shù)器進行級聯(lián)。如,兩片16 進制集成計數(shù)器,,16 ╳ 16 進制計數(shù)器,兩片10 進制集成計數(shù)器,,10 ╳ 10 進制計數(shù)器,,,,,精品課件！,精品課件！,七、其它時序邏輯電路,寄存器和移位寄存器,寄存器