1、集成電路制造技術(shù)工藝的極速發(fā)展促使嵌入式系統(tǒng)芯片的廣泛應(yīng)用，通過 IP核復(fù)用技術(shù)將不同功能模塊集成到一塊芯片上被稱為稱為片上系統(tǒng)，即微系統(tǒng)芯片 SoC。同時(shí)，電路集成規(guī)模和復(fù)雜程度的提高以及 IP核種類的多樣性，使得 SoC芯片的可測(cè)性實(shí)現(xiàn)和測(cè)試策略的實(shí)施成為棘手的問題。近年來，為解決 SoC測(cè)試面積消耗過大和測(cè)試時(shí)間過長(zhǎng)的問題，提出了SoCs測(cè)試結(jié)構(gòu)，即在SoC中嵌套 SoC構(gòu)成 SoCs。在SoCs測(cè)試結(jié)構(gòu)下，一方面，要設(shè)計(jì)有效的測(cè)

2、試封裝結(jié)構(gòu)實(shí)現(xiàn) IP核的可測(cè)性，同時(shí)要盡量減少寄存器單元的數(shù)量，從而減小測(cè)試中的面積消耗進(jìn)而縮短 SoC整體測(cè)試時(shí)間；另一方面，對(duì)SoC和 SoCs的測(cè)試訪問機(jī)制 TAM進(jìn)行科學(xué)劃分，對(duì)有限的TAM資源進(jìn)行合理分配，通過資源復(fù)用等策略實(shí)行分組并行測(cè)試，已成為SoC的測(cè)試亟需解決的問題。因此，就要對(duì)SoCs測(cè)試結(jié)構(gòu)的測(cè)試策略進(jìn)行研究，為緩解今后日益復(fù)雜的超大規(guī)模集成電路昂貴的測(cè)試開銷提供可借鑒的方法。
　　本文中，以ITC’02測(cè)試

3、基準(zhǔn)電路SoC d695為基礎(chǔ)，建立SoCs系統(tǒng)芯片的層次化測(cè)試結(jié)構(gòu)模型。借鑒毫微程序控制器思想，以宏命令為先導(dǎo)，運(yùn)用軟硬件協(xié)同設(shè)計(jì)的思想對(duì)測(cè)試結(jié)構(gòu)模型進(jìn)行設(shè)計(jì)與優(yōu)化，設(shè)計(jì)相應(yīng)的多級(jí)測(cè)試訪問機(jī)制。在該層次化測(cè)試結(jié)構(gòu)下，以傳統(tǒng) SoC測(cè)試中單級(jí)測(cè)試訪問機(jī)制的實(shí)現(xiàn)方法為依托，根據(jù)掃描測(cè)試技術(shù)原理以及IEEE1500測(cè)試標(biāo)準(zhǔn)，綜合考慮芯核測(cè)試外殼的功能實(shí)現(xiàn)、核內(nèi)掃描鏈平衡優(yōu)化以及測(cè)試總線劃分等原則進(jìn)行 SoCs并行測(cè)試單元 Wrapper設(shè)計(jì)