1、隨著計算機技術(shù)、信號處理和通信技術(shù)的不斷發(fā)展，數(shù)字集成電路對系統(tǒng)時鐘的性能要求越來越高，鎖相環(huán)是提供高性能時鐘的關(guān)鍵電路技術(shù)，隨著半導(dǎo)體制造工藝的進步和發(fā)展，模擬鎖相環(huán)已難以適應(yīng)現(xiàn)代數(shù)字集成電路的要求，與之相比，全數(shù)字鎖相環(huán)(ADPLL)具有集成度高、可移植性高、抗干擾能力強、設(shè)計周期短、可編程性好等特點，成為國內(nèi)外鎖相環(huán)領(lǐng)域的研究熱點。
　　本文研究了基于時間數(shù)字轉(zhuǎn)換器(TDC)的全數(shù)字鎖相環(huán)的設(shè)計。該ADPLL采用基于TDC的

2、結(jié)構(gòu)，由TDC、數(shù)控振蕩器、鑒頻鑒相控制器構(gòu)成，其中的TDC采用計數(shù)器型TDC和游標(biāo)延時鏈TDC相結(jié)合的結(jié)構(gòu)，以提高TDC的分辨率。整個電路采用全定制和半定制相結(jié)合的設(shè)計方法，首先建立了ADPLL的行為級模型，并通過仿真驗證了ADPLL的功能;在此基礎(chǔ)上進行ADPLL的系統(tǒng)設(shè)計和電路設(shè)計，并通過數(shù)?；旌戏抡骝炞C了ADPLL的前仿真性能;最后完成了ADPLL的版圖設(shè)計和后仿真。
　　本文的ADPLL最高能夠提供1.5GHz的時鐘，電

3、路采用0.18μm CMOS工藝設(shè)計，包含焊盤在內(nèi)的芯片面積為0.8mm2，后仿真結(jié)果顯示其頻率捕獲范圍為605MHz～2.03GHz，鎖定時間小于3μs，在輸出信號頻率為1.5GHz時，周期抖動的峰峰值小于22ps，周期間抖動的RMS值小于5ps，在1.8V的電源電壓下，電路總功耗約為20mW，滿足設(shè)計指標(biāo)要求。
　　在數(shù)字集成電路不斷發(fā)展的趨勢下，本文設(shè)計的全數(shù)字鎖相環(huán)對于鎖相環(huán)的研究具有一定意義，對信號處理和通信系統(tǒng)的實現(xiàn)具