1、集成電路自發(fā)明以來一直追求的目標就是芯片的工作速度更快、功耗更低、集成密度更大。隨著集成電路設計水平的提高和工藝的發(fā)展，基于總線結構的片上系統(tǒng)(SoC)已經(jīng)不能滿足應用對片上數(shù)據(jù)通信的要求了，因此基于網(wǎng)絡計算技術概念的片上網(wǎng)絡(NoC)被提出來并得到廣泛的研究。但是研究發(fā)現(xiàn)互連線上產生的功耗和延遲依然是制約系統(tǒng)性能的重要因素之一，因此針對互連線的研究成為當前學術界一個研究的熱點。
　　 互連線上產生的功耗和延遲與所傳輸?shù)男盘柕臄[

2、幅有著緊密的聯(lián)系，因此采用低擺幅信號技術可以有效降低互連上產生的功耗和延遲，通過大量文獻的閱讀和總結，本文著重分析了八種低擺幅電路各自的特點、優(yōu)缺點以及適用條件，并且在SMIC0.13μm工藝模型庫、互連線采用第四層金屬、寬度、間距和長度為分別為0.4μm、0.4μm和2mm的條件下，通過仿真得到CLC、SSDLC、SSDLC_1、SSDLC_2、PDIFF、DIFF電路的功耗相比CMOS全擺幅電路下降的幅度分別是：71％、83％、74

3、％、76％、30％、47％。而mj-sib、MCML電路的延遲相比CMOS全擺幅電路下降的幅度分別是：22％、32％。這些仿真數(shù)據(jù)的比較說明低擺幅電路能夠有效隆低互連線功耗和延遲?；诘蛿[幅電路的分析和仿真，本文針對NoC系統(tǒng)互連結構特點和性能要求，選擇MCML電路作為低擺幅信號驅動器以及雙位靈敏放大器作為低擺幅信號結構器來構建NoC低擺幅互連電路，通過仿真得到NoC低擺幅級聯(lián)電路能夠實現(xiàn)1GHz的數(shù)據(jù)傳輸速率，驗證了NoC低擺幅互連電