1、隨著集成電路的不斷發(fā)展，芯片上可集成的IP核數(shù)量越來越多，傳統(tǒng)SoC總線的有限地址空間分配、時間串行、單一時鐘等特點會帶來系統(tǒng)的可擴展性差、通信效率低、功耗面積大等問題。片上網(wǎng)絡(luò)(NoC)的出現(xiàn)有效解決了SoC上存在的諸多問題，其網(wǎng)絡(luò)連線、并行通信、全局異步局部同步機制等特點既體現(xiàn)了較強的可擴展性，又能有效提高通信效率、擴大帶寬和降低功耗。然而，隨著NoC系統(tǒng)的擴大，路由器間互連線的數(shù)量急劇增加，由寄生大電容引起的互連功耗占整個芯片功耗

2、的比重也越來越大，且嚴(yán)重影響了芯片的通信速率。因此，高速低功耗互連設(shè)計成為NoC通信的一個關(guān)鍵技術(shù)?；ミB線寄生電容主要由對地電容和線間耦合電容組成，隨著深亞微米及納米時代的到來，線間耦合電容已逐漸超過對地電容成為主導(dǎo)，其帶來的功耗、延時、串?dāng)_等問題成為芯片發(fā)展的瓶頸，因此必須采取措施減小線間耦合電容的影響。
　　本文通過優(yōu)化互連尺寸來減小耦合電容，互連層采用SMIC0.13μm CMOS工藝M4金屬層，互連長度為2mm，根據(jù)互連結(jié)

3、構(gòu)模型，通過Matlab分析其功耗和延時并設(shè)計出合適的互連尺寸，為低擺幅技術(shù)和低功耗編碼技術(shù)研究的展開做鋪墊。針對低擺幅技術(shù)設(shè)計了一種基于電荷分享的電容型低擺幅發(fā)送器(CCS)，將電容預(yù)加重型電路和電荷分享型電路結(jié)合，使得信號在0→1跳變時無需從VDD獲取能量，從而使互連線動態(tài)功耗直接減半，同時也繼承了電容預(yù)加重型電路的高帶寬優(yōu)點。在互連接收端，利用 AC耦合電阻反饋反相器(CRFI)將信號偏置至VDD/2附近并轉(zhuǎn)換為RZ脈沖信號，最后

4、通過遲滯接收器將信號還原為全擺幅。仿真結(jié)果表明，CCS結(jié)構(gòu)能達(dá)到的數(shù)據(jù)傳輸率為9Gb/s，功耗僅為56.4fJ/b/ch，整體收發(fā)器能達(dá)到的數(shù)據(jù)傳輸率為7Gb/s，功耗僅為90.8fJ/b/ch。針對低功耗編碼技術(shù)設(shè)計了一種GMP編碼，首先將Green編碼進(jìn)行改進(jìn)得到GM編碼，其次利用相位差技術(shù)去除冗余標(biāo)志位，并在互連接收端設(shè)計了一種適用于該編碼的相位檢測器來區(qū)分編碼和未編碼數(shù)據(jù)，最后通過解碼器恢復(fù)數(shù)據(jù)。結(jié)構(gòu)中還加入了并串/串并轉(zhuǎn)換電路

5、，減少了互連線數(shù)量以降低功耗和節(jié)省面積。仿真結(jié)果表明，對于32bit隨機數(shù)據(jù)源和多組SPEC95/2000 CINT基準(zhǔn)源，GMP編碼將互連線功耗分別降低了36.6％和21.5%~28.2%。最后將CCS電路和GMP編碼相結(jié)合進(jìn)行NoC互連設(shè)計，用CCS電路降低信號擺幅和提高帶寬，用GMP編碼降低信號翻轉(zhuǎn)率。仿真結(jié)果表明，兩者結(jié)合的方案與僅用CCS電路的方案相比互連動態(tài)功耗降低了22%~33%，和全擺幅驅(qū)動相比互連總功耗降低了60%以上