1、約束的作用有些人不知道何時該添加約束，何時不需要添加？有些人認為低速設計不需要時序約束？關于這些問題，希望下面關于約束作用的論述能夠有所幫助！附加約束的基本作用有3：(1)提高設計的工作頻率對很多數字電路設計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。(2)獲得正確的時序分析報告幾乎所有的FPGA設計平臺都包含靜態(tài)時序分析工具，利用

2、這類工具可以獲得映射或布局布線后的時序分析報告，從而對設計的性能做出評估。靜態(tài)時序分析工具以約束作為判斷時序是否滿足設計要求的標準，因此要求設計者正確輸入約束，以便靜態(tài)時序分析工具輸出正確的時序分析報告。(3)指定FPGACPLD引腳位置與電氣標準FPGACPLD的可編程特性使電路板設計加工和FPGACPLD設計可以同時進行，而不必等FPGACPLD引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間。這樣，電路板加工完成后，設計者要根據電路板的走

3、線對FPGACPLD加上引腳位置約束，使FPGACPLD與電路板正確連接。另外通過約束還可以指定IO引腳所支持的接口標準和其他電氣特性。為了滿足日新月異的通信發(fā)展，Xilinx新型FPGACPLD可以通過IO引腳約束設置支持諸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPECL、LVDSEXT、LVTTL、PCI、PCIX、SSTL、ULVDS等豐富的IO接口標準時序約束的概

4、念和基本策略！時序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調整映射和布局布線過程，使設計達到時序要求。例如用OFFSET_IN_BEFE約束可以告訴綜合布線工具輸入信號在時鐘之前什么時候準備好，綜合布線工具就可以根據這個約束調整與IPAD相連的LogicCircuitry的綜合實現過程，使結果滿

5、足FFS的建立時間要求。附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設計的所有時鐘，對各時鐘域內的同步元件進行分組，對分組附加周期約束，然后對FPGACPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PADTOPAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。周期（PERIOD）的含義周期的含義是時序中最簡單也是最

6、重要的含義，其它很多時序概念會因為軟件商不同略有差異，而周期的概念確是最通用的，周期的概念是FPGAASIC時序定義的基礎概念。后面要講到的其它時序約束都是建立在周期約束的基礎上的，很多其它時序公式，可以用周期公式推導。周期約束是一個基本時序和綜合約束，它附加在時鐘網線上，時序分析工具根據PERIOD約束檢查時鐘域內所有同步元件的時序是否滿足要求。PERIOD約束會自動處理寄存器時鐘端的反相問題，如果相鄰同步元件時鐘相位相反，那么它們之

7、間的延遲將被默認限制為PERIOD約束值的一半。如下圖所示，時鐘的最小周期為：TCLK=TCKOTLOGICTTSETUP－TCLK_SKEWTCLK_SKEW=TCD2－TCD1其中TCKO為時鐘輸出時間，TLOGIC為同步元件之間的組合邏輯延遲，T為網線延遲，TSETUP為數據延時和數據到達時間的關系：TDELAY為要求的芯片內部輸入延遲，其最大值TDELAY_MAX與輸入數據到達時間TARRIVAL的關系如圖2所示。也就是說：TD

8、ELAY_MAXTARRIVAL=TPERIOD公式4所以：TDELAYTDELAY_MAX=TPERIOD－TARRIVAL要求輸出的穩(wěn)定時間從下一級輸入端的延遲可以計算出當前設計輸出的數據必須在何時穩(wěn)定下來，根據這個數據對設計輸出端的邏輯布線進行約束，以滿足下一級的建立時間要求，保證下一級采樣的數據是穩(wěn)定的。計算要求的輸出穩(wěn)定時間如圖所示。公式的推導如下：定義：TSTABLE=TLOGICTINPUTTSETUP從前面帖子介紹的周期

9、（Period）公式，可以得到(其中TCLK_SKEW＝TCLK1－TCLK2)：TCLK＝TCKO＋TOUTPUTTLOGICTINPUTTSETUPTCLK_SKEW將TSTABLE的定義代入到周期公式，可以得到：TCLK=TCKOTOUTPUTTSTABLETCLK_SKEW所以，TCKOTOUTPUTTSTABLETCLK這個公式就是TSTABLE必須要滿足的基本時序關系，即本級的輸出應該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級芯片的