1、Nanowire器件的工藝尺寸進(jìn)入納米量級(jí)，其三維結(jié)構(gòu)可以較好地節(jié)省面積，在較小的面積下實(shí)現(xiàn)所需的性能。在納米級(jí)別的器件中，MOSFET器件應(yīng)用較為廣泛，本文利用的是臺(tái)灣交通大學(xué)Nano Facility Center中心的Horng-Chih Lin教授及Kohui Lee博士制作版圖，并在臺(tái)灣交通大學(xué)流片的FET的Nanowire器件，器件類(lèi)似于MOSFET的工作原理，即Nanowire FET的電流由柵壓控制，通過(guò)對(duì)柵壓的改變，達(dá)

2、到控制器件開(kāi)啟及關(guān)閉的狀態(tài)。器件溝道由摻雜的Si組成，并且器件為環(huán)柵結(jié)構(gòu)。本文主要針對(duì)臺(tái)灣交大的Nanowire器件進(jìn)行測(cè)試、建模及仿真。
　　其中，測(cè)試主要分為I-V特性測(cè)試及ESD測(cè)試。I-V特性測(cè)試結(jié)果表明， Nanowire器件的電氣特性與普通MOS器件的電氣特性類(lèi)似，但是電流較小，在高溫下可能會(huì)產(chǎn)生在加溫后進(jìn)入大電流穩(wěn)態(tài)、性能衰減及特性紊亂三種失效。對(duì)于ESD測(cè)試，可以得到ESD的測(cè)試可得，三角形溝道形狀較方形溝道形狀來(lái)

3、說(shuō)，Vt2更大；相同溝道形狀，溝道面積越大，Vt2越大。三角形溝道形狀較方形溝道形狀來(lái)說(shuō)，It2更大；相同溝道形狀，溝道面積越大，It2越大。
　　建模主要利用加州大學(xué)伯克利分校BSIM研究小組提出的最新的適用于納米級(jí)別器件的BSIM CMG模型。本文主要介紹了漏電流模型、本征電容模型和閾值電壓模型，利用測(cè)試的Nanowire器件進(jìn)行建模參數(shù)提取之后，利用Hspice進(jìn)行仿真，主要測(cè)試Id-Vg與Id-Vd，將建模所得數(shù)據(jù)與測(cè)試所

4、得數(shù)據(jù)相比較，可以看到， BSIM CMG模型適用于此Nanowire器件的建模，其誤差在可以接受范圍之內(nèi)。
　　本文主要利用Sentaurus仿真，通過(guò)所給的器件結(jié)構(gòu)及漏極、柵極的摻雜濃度進(jìn)行仿真。仿真為三維立體結(jié)構(gòu)，其工藝參數(shù)、尺寸均按照工藝尺寸設(shè)定，仿真結(jié)果所得閾值電壓、電氣特性與測(cè)試結(jié)果基本一致，所得Id-Vg，其閾值電壓與測(cè)試結(jié)果一致，且器件開(kāi)啟后按照指數(shù)變化，對(duì)于Id-Vd，其曲線在柵壓變化時(shí)，漏電流增大，與測(cè)試結(jié)果一