1、隨著應(yīng)用于視頻領(lǐng)域和超寬帶通信設(shè)備中的高速中等精度數(shù)據(jù)轉(zhuǎn)換器需求量的急劇增加，采樣頻率超過GHz的數(shù)模轉(zhuǎn)換器(DAC)受到越來越多的關(guān)注。然而，高速高性能DAC的研發(fā)充滿了困難和挑戰(zhàn)，是下一代通信技術(shù)和高清視頻發(fā)展過程中必須解決的難題之一。因此，高速DAC的研究和設(shè)計(jì)具有廣闊的市場前景和理論價(jià)值。
　　論文采用BICOMS0.13μm工藝設(shè)計(jì)了一款8位高速電流舵DAC，其最高時(shí)鐘速率可達(dá)6GSPs。輸入碼元先由數(shù)字部分處理，經(jīng)過譯

2、碼、同步、整形后驅(qū)動(dòng)差分對電流開關(guān)，控制輸出電流的流向。模擬電路負(fù)責(zé)提供各路穩(wěn)定、匹配的權(quán)值電流，電流經(jīng)開關(guān)控制后在輸出電阻上產(chǎn)生差分的輸出電壓。此外，為了給電流源陣列提供精確、穩(wěn)定的偏置，模擬部分還包括帶隙電路、電壓轉(zhuǎn)電流電路以及低位電流源偏置電路的設(shè)計(jì)。在數(shù)字部分中，為了在譯碼電路的復(fù)雜度和電流源陣列的匹配性要求之間折衷，DAC的分段比設(shè)置為5∶8，即5位高位譯碼，3位低位譯碼。其中高5位二進(jìn)制到溫度計(jì)譯碼使用行列譯碼方式。為了減少

3、低位譯碼與高位譯碼的延時(shí)，同時(shí)盡量降低DNL誤差和毛刺，低3位碼也采用二進(jìn)制到溫度計(jì)譯碼。在信號(hào)經(jīng)過譯碼后，后級(jí)電路包括同步鎖存電路，驅(qū)動(dòng)電路以及波形整形電路。除了電路原理方面的設(shè)計(jì)，高速DAC的性能受到版圖設(shè)計(jì)的制約。本文采用精簡的布局結(jié)構(gòu)，縮減走線長度，使高速信號(hào)以及各路之間的延時(shí)最小。時(shí)鐘信號(hào)以及輸出信號(hào)都采用樹形走線，以實(shí)現(xiàn)高速下的延時(shí)相等。對需要匹配的單元采用四方交叉、共心對稱等技術(shù)保證良好的匹配性。
　　在具體模塊的電

4、路設(shè)計(jì)中，本文對行列譯碼器的級(jí)間驅(qū)動(dòng)電路與開關(guān)驅(qū)動(dòng)波形整形電路進(jìn)行了優(yōu)化。5位行列譯碼器可分為2位行譯碼與3位列譯碼，其中每路行譯碼輸出要驅(qū)動(dòng)后級(jí)16個(gè)邏輯選擇單元，需要4級(jí)樹形走線，連線密度和對驅(qū)動(dòng)能力的要求都很大。采用分布式驅(qū)動(dòng)電路可以通過合理利用版圖面積，增加冗余譯碼電路，減輕級(jí)間驅(qū)動(dòng)電路壓力并有效降低區(qū)域連線密度，減小串?dāng)_。此外，本設(shè)計(jì)針對電流開關(guān)驅(qū)動(dòng)電路做了優(yōu)化，使其除了滿足傳統(tǒng)的高交叉點(diǎn)、低擺幅要求，還在驅(qū)動(dòng)波形下降沿窗口對

5、其進(jìn)行補(bǔ)償，使波形的下降沿變得更加陡峭，從而改善了電路的高頻性能。在6GSPs時(shí)鐘速率，2.96GHz輸出信號(hào)帶寬下，仿真結(jié)果顯示，優(yōu)化后的電路比優(yōu)化前的電路SFDR高34dB。
　　后仿結(jié)果表明，設(shè)計(jì)的8位轉(zhuǎn)換器最高可工作于6GSPs采樣速率。DAC在整個(gè)奈奎斯特帶寬內(nèi)均可正常工作，DNL和INL可分別被控制在0.5LSB和0.4LSB范圍內(nèi)。在4GSPs時(shí)鐘速率，1.98GHz輸出信號(hào)帶寬下，SFDR為53dB，功耗小于63m