1、隨著工藝尺寸的不斷降低以及每單元多級存儲技術(shù)的應用，大容量 NAND型閃存作為非易失性存儲器廣泛應用于消費電子產(chǎn)品、個人以及企業(yè)級計算機中。作為NAND型閃存的基本存儲單元，浮柵晶體管在數(shù)據(jù)存儲時會受到損耗。不斷提高的器件集成度使損耗的程度大幅增加，導致 NAND型閃存的使用壽命嚴重降低。不斷惡化的使用壽命已成為限制NAND型閃存進一步發(fā)展的關(guān)鍵問題。
　　本文以每單元兩比特（Multi Level per Cell, MLC）的

2、NAND型閃存為研究對象，利用閃存基本單元中數(shù)據(jù)內(nèi)容與所受損耗的依賴關(guān)系以及物理頁間錯誤率不均衡的物理特點，通過對存儲數(shù)據(jù)進行數(shù)字信號處理來降低基本單元在使用中的平均損耗，并提高存儲器對數(shù)據(jù)錯誤的容忍能力，從而提高閃存的使用壽命。論文主要研究內(nèi)容與創(chuàng)新點如下：
　　1.在降低閃存基本單元的平均損耗方面，本文提出一種以物理頁為單位、不改變物理頁內(nèi)存儲數(shù)據(jù)量大小的頁內(nèi)無損壓縮存儲方法。利用閃存基本單元中數(shù)據(jù)依賴的損耗特點，通過對頁內(nèi)數(shù)

3、據(jù)數(shù)字信號無損壓縮處理、對壓縮后空余存儲空間填充低損耗數(shù)據(jù)內(nèi)容、變換壓縮數(shù)據(jù)存儲位置、以及改變物理地址等方法來降低閃存基本單元的平均損耗。同時，本文提出頁內(nèi)無損壓縮存儲的使用壽命理論模型，結(jié)合對19nm MLC NAND型閃存芯片的各種數(shù)據(jù)內(nèi)容的實測損耗，給出在該模型下閃存使用壽命的理論極限，并利用該閃存模型對提出的頁內(nèi)無損壓縮存儲方法進行計算機仿真。結(jié)果表明，該方法可有效提高閃存芯片使用壽命：對壓縮率為0.64和0.39的存儲數(shù)據(jù)，閃

4、存使用壽命分別可提高47.8％和119.1%。
　　2.為避免頁內(nèi)無損壓縮存儲中物理頁地址的改變，本文在頁內(nèi)無損壓縮存儲的基礎上提出一種損耗感知編碼算法。該算法可提高存儲數(shù)據(jù)中損耗較低的數(shù)據(jù)內(nèi)容所占比例，從而降低閃存單元的平均損耗，達到提高使用壽命的目的。此外，本文提出了損耗感知譯碼算法的編碼器和譯碼器的高吞吐率電路實現(xiàn)結(jié)構(gòu)。計算機仿真結(jié)果表明，對壓縮率為0.67~0.4的存儲數(shù)據(jù)，損耗感知編碼存儲方法可降低閃存平均損耗約39%~

5、50%。
　　3.在提高閃存對存儲數(shù)據(jù)錯誤容忍能力方面，本文提出一種部分級聯(lián)糾錯碼編碼存儲方法。針對閃存一個字線內(nèi)物理頁間錯誤率不均衡的物理特點，該方法通過重新分配糾錯碼冗余數(shù)據(jù)存儲空間來改變字線內(nèi)下層物理頁的碼率，同時對上層物理頁進行級聯(lián)編碼存儲，以此來均衡物理頁間的數(shù)據(jù)錯誤率，使得閃存對數(shù)據(jù)錯誤容忍的潛力被最大程度利用，從而提高閃存使用壽命。根據(jù)對19nm MLC NAND型閃存芯片物理頁間錯誤率的測試與計算機仿真結(jié)果，該方法

6、在不引入額外電路資源的情況下可提高閃存使用壽命約20%。
　　4.本文對可提高閃存數(shù)據(jù)錯誤容忍能力的低密度奇偶校驗（ low-density parity-check, LDPC）糾錯碼譯碼器的實現(xiàn)進行研究。通過對傳統(tǒng)譯碼算法置信信息傳遞順序的重排，本文提出一種兼容各種碼率、滿足當前閃存數(shù)據(jù)處理速度要求的準循環(huán)LDPC碼譯碼器。通過對譯碼器電路結(jié)構(gòu)的設計以及FPGA實現(xiàn)與ASIC綜合仿真結(jié)果，本文提出的譯碼器結(jié)構(gòu)可在時鐘頻率415