1、隨著互聯(lián)網(wǎng)的快速發(fā)展，數(shù)據(jù)呈現(xiàn)指數(shù)級(jí)增長(zhǎng)，有限的網(wǎng)絡(luò)帶寬和匱乏的存儲(chǔ)資源成為數(shù)據(jù)處理的瓶頸。數(shù)據(jù)壓縮是在不丟失有效信息的前提下，縮減數(shù)據(jù)量以減少存儲(chǔ)空間、提高數(shù)據(jù)傳輸和處理效率的技術(shù)方法。然而，現(xiàn)有文本壓縮算法多采用軟件架構(gòu)實(shí)現(xiàn)，并順序執(zhí)行于中央控制單元（Central Processing Unit，CPU），未考慮壓縮算法的功耗和并行化。FPGA作為一種邏輯性強(qiáng)、速度高、功耗小以及靈活性強(qiáng)的高性能硬件平臺(tái)，為壓縮算法提供了新的運(yùn)行環(huán)

2、境，減少其對(duì)計(jì)算機(jī)資源的依賴，拓寬壓縮算法的應(yīng)用范圍。
　　本文重點(diǎn)討論部分匹配預(yù)測(cè)模型d方法（Prediction by Partial Matching method d，PPMd）在FPGA平臺(tái)上的實(shí)現(xiàn)。PPMd算法通過(guò)建立上下文統(tǒng)計(jì)模型，記錄已壓縮數(shù)據(jù)流4階上下文字符信息和頻度信息，根據(jù)存儲(chǔ)信息預(yù)測(cè)待壓縮數(shù)據(jù)流中出現(xiàn)各個(gè)字符的概率，最后將預(yù)測(cè)概率值運(yùn)用區(qū)間編碼器編碼。算法實(shí)現(xiàn)的上下文索引樹(shù)更新過(guò)程過(guò)于復(fù)雜，占用內(nèi)存空間大，

3、不利于并行，而FPGA平臺(tái)適合并行度高的算法運(yùn)行。因此需要調(diào)整算法架構(gòu)以適應(yīng)并行化，提高算法在FPGA平臺(tái)上的執(zhí)行效率。
　　本文主要從查詢和更新上下文索引樹(shù)兩個(gè)方面做了并行架構(gòu)設(shè)計(jì)。各階層查詢操作不存在串行執(zhí)行的聯(lián)系，在FPGA內(nèi)部實(shí)現(xiàn)5個(gè)階層并行查詢；上下文更新操作包括節(jié)點(diǎn)信息的更新和后繼字符信息的更新，將各階層更新操作分離，獨(dú)立執(zhí)行，實(shí)現(xiàn)部分階層更新操作并行執(zhí)行；修改逃逸字符概率預(yù)測(cè)模塊，將逃逸字符概率預(yù)測(cè)和更新過(guò)程提前，根

4、據(jù)匹配結(jié)果回退更新操作的機(jī)制，降低了逃逸字符概率預(yù)測(cè)模塊的時(shí)鐘延遲；增加字符對(duì)應(yīng)節(jié)點(diǎn)已建立的標(biāo)志位，減少讀寫(xiě)DDR的次數(shù)；最后修改了上下文索引樹(shù)的存儲(chǔ)結(jié)構(gòu)，將字符和字符的頻度信息與指向下一階層節(jié)點(diǎn)的指針信息分離存儲(chǔ)，每次字符匹配查詢時(shí)，讀寫(xiě)DDR的數(shù)據(jù)量減少為原來(lái)一半。
　　本設(shè)計(jì)最終實(shí)現(xiàn)了完整的壓縮算法IP核，包括輸入輸出模塊、預(yù)測(cè)更新模塊、編碼模塊以及主控制模塊，各個(gè)模塊之間實(shí)現(xiàn)了較高的并行度。本文在Atlys Spartan