1、某些復(fù)雜環(huán)境下的動(dòng)態(tài)測(cè)試系統(tǒng)具有測(cè)試精度高、數(shù)據(jù)量大、傳輸距離遠(yuǎn)、無線傳輸速度慢等特點(diǎn)，這給數(shù)據(jù)的存儲(chǔ)與傳輸造成很大的困難，采用硬件進(jìn)行實(shí)時(shí)無損壓縮就成為必要。本研究課題就是在這一背景下提出的。 本文設(shè)計(jì)了一種基于FPGA的數(shù)據(jù)實(shí)時(shí)無損壓縮系統(tǒng)，算法采用LZW算法。首先通過對(duì)比分析常用數(shù)據(jù)無損壓縮算法的特點(diǎn)得出LZW算法在實(shí)時(shí)性、實(shí)現(xiàn)復(fù)雜度、所需的存儲(chǔ)容量、算法的壓縮效果和適用的場(chǎng)合方面都有不錯(cuò)的特點(diǎn)，因此以它作為硬件實(shí)現(xiàn)的算法

2、。此數(shù)據(jù)實(shí)時(shí)無損壓縮系統(tǒng)由數(shù)據(jù)實(shí)時(shí)無損壓縮硬件電路、測(cè)試軟件、解壓軟件與讀數(shù)軟件組成，其中數(shù)據(jù)實(shí)時(shí)無損壓縮硬件電路由數(shù)據(jù)采集、數(shù)據(jù)壓縮、控制單元、數(shù)據(jù)存儲(chǔ)、電源管理等幾部分組成，核心器件是FPGA，采用ALTERA公司Cyclone II系列EP2C5T144I8。利用FPGA芯片內(nèi)部的RAM資源構(gòu)成輸入數(shù)據(jù)的緩存器以及LZW算法所需的2個(gè)字典存儲(chǔ)器，并結(jié)合有利于硬件實(shí)現(xiàn)的字典管理策略完成了實(shí)時(shí)無損壓縮，同時(shí)FPGA還負(fù)責(zé)對(duì)模數(shù)轉(zhuǎn)換器、

3、閃存的控制等功能。本設(shè)計(jì)采用QUARTUS II為FPGA器件軟件開發(fā)平臺(tái)，采用VHDL+原理圖的混合輸入方式進(jìn)行層次化描述。 本設(shè)計(jì)完成了數(shù)據(jù)實(shí)時(shí)無損壓縮的硬件電路，還用VC設(shè)計(jì)了相應(yīng)的測(cè)試軟件與解壓軟件，其中測(cè)試軟件給硬件壓縮器以后的功能升級(jí)提供了極大的便利。經(jīng)過仿真及相關(guān)實(shí)驗(yàn)，所設(shè)計(jì)的硬件壓縮電路在24MHz的時(shí)鐘頻率下，實(shí)時(shí)壓縮速率為每秒1M個(gè)數(shù)據(jù)樣本，每個(gè)樣本為12bit，對(duì)測(cè)試數(shù)據(jù)壓縮比一般為25％左右，存儲(chǔ)容量為1