1、在某些特殊的動態(tài)測試系統(tǒng)中，測試點多以及較高的采樣頻率都會產(chǎn)生大量的數(shù)據(jù)，給數(shù)據(jù)的無線傳輸和存儲帶來了一定的挑戰(zhàn)。解決這一問題最直接有效的途徑就是對測試數(shù)據(jù)進(jìn)行無損壓縮。研究數(shù)據(jù)壓縮技術(shù)的硬件實現(xiàn)對提高數(shù)據(jù)傳輸?shù)膶崟r性具有重要意義。
　　論文圍繞無損數(shù)據(jù)壓縮進(jìn)行理論分析和應(yīng)用研究。首先介紹了數(shù)據(jù)壓縮的相關(guān)基本理論，采用香農(nóng)信息論公式計算了測試數(shù)據(jù)的信息熵，總結(jié)了現(xiàn)有的幾種無損壓縮算法的特點。針對測試數(shù)據(jù)的特點，在分析對比組合壓縮和

2、LZW壓縮的基礎(chǔ)上，選擇了邏輯簡單、易于硬件實現(xiàn)的LZW算法。然后用C程序進(jìn)行軟件建模驗證算法模型的正確性，為硬件實現(xiàn)打下基礎(chǔ)。
　　論文提出了一種以FPGA為核心的系統(tǒng)設(shè)計方案，利用LZW算法對測試數(shù)據(jù)進(jìn)行實時無損壓縮。選用Altera公司的EP3C16F484C6芯片，提出了硬件壓縮系統(tǒng)的體系結(jié)構(gòu)。整個設(shè)計采用同步時序設(shè)計，利用模塊化的設(shè)計方法，實現(xiàn)了各個功能模塊。利用FPGA片內(nèi)的存儲器資源構(gòu)建字典，并且充分利用硬件描述語言

3、的并行性特點，設(shè)計了新的并行架構(gòu)，提高了數(shù)據(jù)處理能力。
　　設(shè)計完成后，在 Modelsim仿真環(huán)境中編寫測試代碼對整個設(shè)計進(jìn)行了功能仿真。仿真結(jié)果表明該設(shè)計可以正確地進(jìn)行數(shù)據(jù)的壓縮。用Quartus II軟件對設(shè)計進(jìn)行綜合和時序分析，資源占用情況和時序都滿足要求，最高工作頻率達(dá)到57MHz。最后對硬件壓縮系統(tǒng)進(jìn)行功能測試和性能分析，該系統(tǒng)最大壓縮速度達(dá)到14MByte/s，與軟件壓縮相比，硬件壓縮在速度上具有很大優(yōu)勢。多次實驗表