1、Turbo碼幾乎達到了接近香濃理論極限的譯碼性能，在深空通信、衛(wèi)星通信及多媒體通信等領域有著較為廣泛的應用。然而，Turbo碼較大的譯碼延時限制了其在對實時性要求嚴格的領域中的應用。
　　本文在研究Turbo碼基本編譯碼算法的基礎之上，重點研究了一種能夠成倍降低譯碼延時的算法——分塊并行譯碼算法，及該算法的FPGA實現(xiàn)技術。在王視環(huán)等人提出的混合分塊并行譯碼算法的基礎之上，結合譯碼器FPGA硬件實現(xiàn)的特點，本文提出了一種改進方案，

2、對原混合分塊并行譯碼算法的迭代初值進行了改進。迭代一次的情況下，在10-數(shù)量級上，改進算法比原混合分塊并行譯碼4算法提高了約0.3db的編碼增益。另外，為了便于算法的實際應用，本文在FPGA平臺上利用自頂向下的設計思想，完成了編譯碼器各個模塊的設計與仿真。針對改進算法編譯碼器的特點，在編碼端，利用雙端口RAM設計了能夠同時產(chǎn)生自然順序序列和交織順序序列的交織器，并配合3個D觸發(fā)器完成了整個編碼器的同步設計。在譯碼端，針對各個碼塊之間有重